JP4729303B2 - リバースエンジニアリングに対する防御を有する集積回路 - Google Patents

Description

本発明は全般に集積回路および半導体装置（ＩＣ）およびその製造方法に関し、集積回路および半導体装置には偽装化技術が用いられ、リバースエンジニアにはどのように半導体装置が製造されたかを判断することが難しい偽装化技術に関する。

複雑な集積回路および半導体装置の創作は、装置の設計に含まれる洗練されたエンジニアリング能力の多量の時間が投入され、極めて高額な仕事になり得る。さらに集積回路には読み出し専用メモリおよび／またはＥＥＰＲＯＭが含まれ、ファームウェアの形でソフトウェア内に符号化される。さらに集積回路にはしばしば情報の暗号化を含むアプリケーションが用いられ、そのような情報の機密性を維持するため、そのような装置をリバースエンジニアリングされることから守ることが望まれている。従って集積回路および他の半導体装置をリバースエンジニアリングから保護する多くの理由がある。

窮地の策としてリバースエンジニアリングからの保護のため、リバースエンジニアリングができないように集積回路をより複雑にするような異なる従来技術が知られている。１つの技術は、リバースエンジニアが各トランジスタを注意深く解析しないとトランジスタ間の接続を判断できないようにすることである（特にＣＭＯＳ装置のための各ＣＭＯＳトランジスタ組）。トランジスタ間の接続を偽装化することで、リバースエンジニアには、集積回路のリバースエンジニアリングのための自動回路およびパターン認識技術を利用することが不可能となる。集積回路は数十万のあるいは百万単位のトランジスタがあるため、リバースエンジニアに装置内の各トランジスタを注意深く解析することを強いて、装置のリバースエンジニアリングをするというリバースエンジニアの目的を効果的に挫折させる。

上述の従来技術は、成功した場合、リバースエンジニアに対して標準回路の境界およびその機能を把握するためには、金属接続の調査が必要であるようにさせる。例えばゲート接続はポリシリコン層（通常はプロセス内の第１のポリシリコン層は２または３以上のポリシリコン層を有する）を利用し、そのようなゲート接触は通常トランジスタさらには標準回路への入力であることを知るリバースエンジニアはこの接続を探す。さらにソースとドレインの接続は金属相互接続を介して基板に形成される。リバースエンジニアが行う１つの方法は、シリコンからゲートのポリ金属ラインを探してセル境界を見出すことであり、これらは１つのトランジスタセルからの出力（ドレイン接触）の次のトランジスタセルの入力（ゲート接触）までの間の接続の可能性を示唆する。これがなされると、リバースエンジニアはこれらのシリコン−ゲートポリラインによりセル境界を判断する。次にセル境界の判明により、リバースエンジニアはセル特性（例えばサイズおよびトランジスタ数）を見出し、これからセル機能について妥当な推定を行う。この情報は次に他の同様のセルについての自動分類のためデータベースに保管される。
米国特許第５８６６９３３号明細書 米国特許第５７８３８４６号明細書 米国特許第６１１７７６２号明細書

本発明の課題はリバースエンジニアリングをさらに難しくし、特に、実際上リバースエンジニアリングを実現するためには、リバースエンジニアはシリコンからゲートのポリラインを極めて注意深く調べなければならないようにするものである。これは本発明を利用したチップのリバースエンジニアリングに際してリバースエンジニアに極めて多大な時間を浪費させ、困難な労力を強いるものであり、本発明を利用したチップのリバースエンジニアリングが不可能でない場合でも、極めてそれを非現実的にする。

現代の半導体製造プロセス、特に加工サイズが０．５ミクロン未満のプロセスにおいては、シリサイド層は通常導電度を改善するために用いられる。図１には半導体装置の平面図を示す。図１Ａ、１Ｂおよび１Ｃは図１の半導体装置の断面図である。通常のドレインまたはソース接触が図１Ａには示されており、通常のゲート接触が図１Ｂに示されている。ドレイン、ソースおよびゲート領域はシリコン基板１０のような半導体基板に構成され、図１Ｃに示すように活性領域１２、１６、１８を有し、これらはここでは適切な添加物の通常の注入処理で形成される。フィールド酸化物（ＦＯＸ）２０は通常の方法で１つの半導体装置を別のものからの分離に援用するために用いられる。図１Ａに示すドレイン接触構造は従来のシリサイド層２６−１を有し、これはその活性領域１８全体に形成される。屈折金属接続３０およびプラグ３１の組み合わせはシリサイド層２６−１上に形成される。シリサイド層２６−１は屈折金属ゲート接触３０およびプラグ３１の組み合わせのための表面を提供し、金属接触はしばしば屈折金属３１のプラグを有し、このプラグは誘電層２９にある開口を通って伸び、その上にはＳｉＯ_２が塗布される。屈折金属ゲート接触３０および金属プラグ３１の組み合わせはシリサイド２６−１と接触する。ソース構造は図１Ａに示されたドレイン構造と同様であるが、活性領域１８は活性領域１６に置き換えられる。

図１Ｂに示すゲート構造は比較的薄いゲート酸化物層２を有し、この酸化物層はポリシリコン２４−１の層で被覆され、これは今度はシリサイド層６−１によって被覆される（シリサイド層２６−１はポリシリコン層２４−１に用いるときは従来から「サリサイド」層と呼ばれ、ここでもそのように呼ぶ）。シリサイド層２６−１は屈折金属ゲート接触３０のための表面を提供し、金属接続はしばしば屈折金属３１のプラグを有し、そのプラグは誘電層２９にある開口を通って伸び、その上にはＳｉＯ_２が塗布される。金属プラグ３１はシリサイド層２６−１と接触する。

図１Ｃには半導体装置の活性領域１６、１８およびゲート領域１２を通る断面図を示す。側壁スペーサ２１は処理中、ゲート領域１２と活性領域１６、１８の分離を提供する。図１Ｃの残りの詳細部は図１Ａと１Ｂのものと同様である。従来技術において用いられる他の組み立て部の詳細が図面から省略されていることは当業者には把握される。

ダブルポリシリコンＣＭＯＳ加工プロセスが使用されることも従来技術と同じである。そのようなプロセスは現在では多くの市販のＩＣチップ製造、特にスマートカードチップの製造に用いられる。ダブルポリシリコン（または単にダブルポリ）プロセスは多くの装置に利用することができ、その中にはＣＭＯＳトランジスタ組、浮遊ゲート構造およびバイポーラトランジスタが含まれる。例えば米国特許Ｎｏ．４７８４９６６を参照。ダブルポリシリコンＣＭＯＳプロセスはさらにＥＥＰＲＯＭの製造を支持し、これはスマートカードチップやそのようなものに共通に適用される。

本発明のある態様は、
半導体基板；
前記基板に注入された領域；
前記注入された領域につなげられた金属層であって、平面図では前記注入された領域に電気的に結合されているように見える金属層；および
前記注入された領域と前記金属層の間に設けられた誘電層であって、それにより前記注入された領域から前記金属層を絶縁する誘電層；
を有する偽装された回路構造であって、
前記平面図で見たとき、前記誘電層は、当該回路構造の特徴によって前記誘電層が少なくとも部分的に隠される寸法を有することを特徴とする偽装された回路構造である。

本発明の別の態様は、
半導体基板；
前記基板内の活性領域；
前記活性領域につなげられた導電層であって、平面図では制御電圧の印加によって前記活性領域を通る電気伝導に寄与するため配置されているように見える導電層；
前記導電性層とつなげられた制御電極であって、平面図では前記導電性層と電気的に接続しているように見える制御電極；および
前記導電性層と前記制御電極の間に設けられた少なくとも１の誘電層であって、前記制御電極への制御電圧の印加に応じて前記活性領域を通る電気伝導の寄与から、前記導電性層を意図的に離している誘電層；
を有することを特徴とする偽装された回路構造である。

本発明の別の態様は、
少なくとも１の導電性接触を活性領域と結び付けるステップ；および
妨害絶縁層を挿入することにより、前記少なくとも１の導電性接触と前記活性領域の間の電気的伝導を防止するステップ；
を有するリバースエンジニアリングを阻止する方法である。

本発明の別の態様は、
基板内に設けられた活性領域；
前記活性領域の少なくとも一部を蔽うように設けられた絶縁性の非電気導電層；
前記活性領域の少なくとも一部を蔽うように設けられた前記絶縁性の非電気導電層の少なくとも一部を蔽うように設けられたポリシリコン層であって、前記絶縁性の非電気導電層は前記ポリシリコン層を前記活性領域から電気的に絶縁しているポリシリコン層；および
前記ポリシリコン層と電気的に共有化され、前記活性領域から電気的に分離されている金属層；
を有する擬似トランジスタであって、
前記絶縁性の非電気導電層、前記ポリシリコン層および前記金属層の各々は、平面図で見たとき、前記金属層が前記活性領域と電気的に共有化されているように見える寸法を有することを特徴とする擬似トランジスタである。

本発明の別の態様はクレーム２４
金属層；
第１のポリシリコン層；
少なくとも前記金属層と前記第１のポリシリコン層との間に設けられた第２のポリシリコン層；および
少なくとも前記第１のポリシリコン層と前記第２のポリシリコン層との間に設けられた絶縁性の非電気導電層；
を有する動作しない半導体ゲート接触である。

本発明の別の態様は、
基板内に活性領域を注入するステップ；
前記活性領域の少なくとも一部を蔽う誘電層を設けるステップ；および
前記誘電層を蔽う金属層を設けるステップ；
を有する擬似トランジスタを製造する方法であって、
前記誘電層は前記活性領域と前記金属層との間の電気的な接続を妨げることを特徴とする擬似トランジスタを製造する方法である。
域を通る電気伝導に影響されることを防止する。

本発明の別の態様は、
基板内に活性領域を注入するステップ；
前記活性領域に導電性層をつなげるステップ；
前記導電性層を蔽う誘電層を形成するステップ；および
前記活性領域とつなげられた制御電極を提供するステップ；
を有する、リバースエンジニアを混同させる方法であって、
前記誘電層は、前記導電性層への、前記制御電極への制御電圧の印加に応じて前記活性領域を通る電気伝導の寄与を妨げることを特徴とする、リバースエンジニアを混同させる方法である。

本発明は標準のダブルポリシリコンＣＭＯＳプロセスと互換性があり、少なくとも１つのポリシリコン層（通常は第２またはそれ以上のポリシリコン層）は、活性領域の注入、すなわちソースおよびドレインの注入後に設けられる。従来技術のプロセスは、見かけの接触領域を蔽うように誘電層を設けることで変更され、その他の点では標準的な金属接触として見えるようにする。これは少なくとも次の２つの内容によって達成される。

１）第２のポリシリコン領域と酸化物との組み合わせはソースまたはドレインの接触領域を蔽うように設けられ、金属接触が実質上適用される。この方法では金属接触はその下のソースまたはドレインと電気的に接続されていないため、接触しているように見えても機能はしていない。しかしながらリバースエンジニアには金属接触は通常の金属接触に見えるため、リバースエンジニアはトランジスタは相互につなげられており作動すると判断する。

２）第２のポリシリコン領域と酸化物との組み合わせは自己整列ポリシリコンゲート層を蔽うように設けられ、形成された金属ゲートを実質的に機能化させないようにする。

従ってリバースエンジニアにはトランジスタに見える構造（以下擬似トランジスタという）を作ることができ、（ｉ）そのゲートを機能させないようにし、または（ｉｉ）そのドレイン接触を機能させないようにし、または（ｉｉｉ）そのソース接触を機能させないようにし、または（ｉｖ）上記の組み合わせによって、外見的に有するように見える機能とは異なる機能を回路内に有することができる。本発明の擬似トランジスタにより、リバースエンジニアは元の集積回路の複製を試みた際、各擬似トランジスタが適正なトランジスタであると信じ、複製された回路には誤った機能がもたらされることとなる。回路の真の機能は回路内に隠されており、回路内には擬似トランジスタが用いられている。当然、百または千のトランジスタが複雑な集積回路に用いられている場合、回路には百万単位のトランジスタが存在し、リバースエンジニアは擬似トランジスタを機能するトランジスタとみなし、リバースエンジニアは結局、動かない装置で満足し、あるいは認識のどこが誤っているのかという把握することが困難な問題に取り組むこととなり、リバースエンジニアはリバースエンジニアリングされるチップを解析し、リバースエンジニアは欺かれたことを把握する。この追加の労力はもし試みられたとしても、リバースエンジニアに問題のチップの真の設計を判断するのに追加の時間を強いることとなる。

注意深い調査によってリバースエンジニアはここに開示された作動しない擬似トランジスタの技術を検知する可能性がある。しかしながら本発明の利用を検出するのに必要な技術には多大な時間が消費され、リバースエンジニアはあきらめることとなる。複雑な集積回路は百万単位のＣＭＯＳトランジスタを有し、リバースエンジニアが注意深く各ＣＭＯＳトランジスタ組を解析して、本発明が各ＣＭＯＳトランジスタの偽装のために用いられているかどうかを把握しようとした場合、そのような集積回路のリバースエンジニアリングに費やされる労力は甚だしいものとなる。

開示された技術は回路を非機能化させることに利用することができる。しかしながら開示された技術はアプリケーションに利用することが好ましく、回路を非機能化させる代わりに回路を意図しない方法で機能させても良い。リバースエンジニアは作動するように「見える」複製で満足するが、実際には有益なまたは好ましい結果を生じるようには作動しない。

擬似トランジスタを含む本発明は問題のチップ上の例えば千の中の１つにのみ用いても良く、リバースエンジニアは各トランジスタを注意深く完全に見て初めて、彼らの見ている各トランジスタを理解することになるため、本発明によって変更された擬似トランジスタの発見される可能性は極めて低い。リバースエンジニアは有名な諺にあるような見つけることが不可能なものを探さなければならないという問題に直面する。

図３にはフィールド効果トランジスタ（ＦＥＴ）に見える半導体装置の平面図を示す。しかしながら図３Ａ、３Ｂおよび３Ｃの断面図からわかるように、半導体装置は擬似トランジスタである。図３Ａは本発明によって図１Ａに描かれた接触がどのように意図的に「壊れされ」、擬似トランジスタが形成されるかを示している。同様に図３Ｂは本発明によってどのように図１ Ｂに示されたゲート構造が意図的に「壊れされ」、擬似トランジスタが形成されるかを示している。図３Ｃはゲート領域１２および活性領域１６、１８両方の断面であって、活性領域１８への接触は本発明によって意図的に「壊され」、擬似トランジスタが形成されている。これらの図は装置を強調する方法で描かれていることは当業者には明らかであり、擬似トランジスタは欠乏モードの装置であっても良い。ゲート、ソースまたはドレイン接触は本発明によって意図的に「壊され」ている。欠乏モードのトランジスタの場合、ゲート接触が「壊され」ているとき、公称電圧が制御電極に印加される際には装置は「オン」であり、ソースまたはドレイン接触が「壊れされ」ているときは、公称電圧が制御電極に印加される際には擬似欠乏モードのトランジスタは本質的に「オフ」である。

図２には現在のダブルポリ半導体処理で用いられる通常のプロセス寸法を示す。ダブルポリ処理は ポリシリコンの２層２４−１、２４−２を有することが好ましく、サリサイドの２層２６−１、２６−２をさらに有しても良い。示されている厚さは好ましい厚さである。ダブルポリシリコン処理は、図３Ａ、３Ｂおよび３Ｃの構造になるように用いられても良い。当業者には図３Ａ、３Ｂおよび３Ｃの構造が図２に示される厚さ寸法に制限されないことは明らかである。

図３には擬似ＦＥＴトランジスタの平面図を示すが、当業者にはバイポーラトランジスタの金属接触は描かれたソース／ドレイン接触に極めて近いことは明らかである。図３Ａには擬似トランジスタの横側面図を示す。擬似トランジスタは、リバースエンジニアには活性領域に見える（上部からの図である図３参照）ＣＭＯＳ−ＦＥＴの金属層３０、３１と接続している。代わりに装置は垂直バイポーラトランジスタにすることができ、この場合にはリバースエンジニアが見る金属層３０、３１はエミッタ接触にすることができる。図３Ａに示すようにＣＭＯＳ構造の場合、活性領域１８は従来の方法で形成されても良く、領域境界としてフィールド酸化物２０が用いられる。活性領域１８はゲート酸化物２２（図３Ｃ参照）を介して注入され、これは後に活性領域全体から剥離除去され、随意的にシリサイド金属に置き換えられ、これはその後焼結され、シリサイド層２６−１を形成する。次に誘電層２８が設けられる。好適実施例においては誘電層は二酸化珪素（ＳｉＯ_２）層２８である。さらにポリシリコン層２４−２は二酸化珪素層２８の上に設けられても良い。ポリシリコン層２４−２はダブルポリシリコンプロセスにおいて第２のポリシリコン層であることが好ましい。最適なシリサイド層２６−２はその後ポリシリコン層２４−２を蔽うように形成される。第２の二酸化珪素（ＳｉＯ_２）層２９が設けられ、エッチングされ、金属プラグ３１および金属接触３０を有する金属層が随意的なシリサイド層２６−２を蔽うように設けられ、またはポリシリコン層２４−２と接触される（シリサイド層２６−２が利用されない場合）。酸化物層２８および酸化物層２９は同じ材料で（可能であれば異なる密度で）構成されることが好ましく、そのような層が、相互に上に設けられたときにはリバースエンジニアには相互に区別できなくなる。

ポリシリコン層２４−２および金属プラグ３１の形成には異なるマスクが用いられる。ポリシリコン層２４−２と金属プラグ３１との間の精度を維持するため、ポリシリコン層２４−２の半導体基板１０の主要な表面１１と平行な方向における断面は、金属プラグ３１の断面を同じ方向に得たときと、プロセス精度誤差内で本質的に同じサイズに設計されることが好ましい。そのような場合、ポリシリコン層２４−２は金属プラグ３１によって少なくとも部分的に隠される。図３、３Ａ、３Ｂおよび３Ｃにおいて、ポリシリコン層２４−２は金属プラグ３１よりも大きく描かれている。しかしながらこれらの図は単に明確化のため誇張されているに過ぎない。ポリシリコン層２４−２は金属プラグ３１の断面がポリシリコン層２４−２の断面と、または随意的なシリサイド層が用いられる場合にはこの２６−２の断面と揃うように設計されることが好ましく、これは十分に小さく顕微鏡で見ることは不可能である。さらに金属プラグ３１は底部で完全にポリシリコン層２４−２、またはもしシリサイド層２６−２が、随意的に用いられるならこの層２６−２と接続することが好ましい。

プロセス精度誤差はプロセスによって変化することは当業者には明らかである。例えば０．５μｍのプロセスの場合、通常の精度誤差は０．１μｍから０．１５μｍの範囲にある。

リバースエンジニアは図２、３Ａ、３Ｂまたは３Ｃに示すような階層的な図を容易に得ることができない。実際上、リバースエンジニアが階層図を得ることのできる通常の方法は、各接触または非接触の可能性のあるところで得られた個々の断面の走査型電子顕微鏡像を用いることである。各接触または非接触の可能性のあるところで像を得るという手順では、時間と費用が法外にかかる。リバースエンジニアは上部から見たとき、図３の金属接触３０の上部を見ることになる。ポリシリコン層２４−２および随意的なシリサイド層２６−２との接触の無効な酸化物層２８は回路構造の特徴、すなわち金属接触３０および金属プラグ３１によって少なくとも部分的に隠される。

リバースエンジニアリングプロセスには通常、半導体装置の剥離が含まれ、リバースエンジニアはシリコン基板１０に至るまで層を剥離させ、シリコン基板１０の主表面１１に対して通常の方向から観察する。このプロセス中、リバースエンジニアは本発明において用いられる接触に寄与しない酸化物層２８の痕跡を除去してしまう。

さらにリバースエンジニアリングには、金属接触３０のみを半導体領域から除去するという、よりコストのかかる方法が選ばれる場合がある。ポリシリコン層２４−２の断面は、プロセス精度誤差の範囲内で、金属プラグ３１の断面と本質的に同じサイズであることが好ましい。酸化物層２８、２９は実際上透明であって、随意的なシリサイド層２６−２とポリシリコン層２４−２の厚さは薄い。通常の随意的なシリサイド層２６−２の厚さは１００−２００オングストロームであって、ポリシリコン層２４−２の通常の厚さは２５００−３５００オングストロームの厚さである。従ってリバースエンジニアは上部から装置を眺めたとき、金属プラグ３１はシリサイド層２６−１と接触していると推察し、これにより装置は作動するという誤った解釈をする。さらに随意的なシリサイド層２６−２が用いられる場合、金属プラグ３１が除去されてから装置を見たときにリバースエンジニアはさらに困惑する。シリサイド層２６−２によって除去された光沢部分（ｒｅｓｉｄｅ）を見たとき、リバースエンジニアは、光沢部分は金属プラグ３１によって除去されたと誤った解釈をする。従ってリバースエンジニアは再度誤った解釈をして、その接触は作動していたと解釈することになる。

図３Ｂは図３の擬似トランジスタのゲート接続の側面図である。図３から明らかなように、切断線３Ｂ−３Ｂに沿って得られた図３Ｂの図は、ゲート酸化物層２２を通り、第１のポリシリコン層２４−１を通り、第１のシリサイド層２６−１を通る。第１のシリサイド層２６−１は、半導体基板１０（通常はシリコン）の活性領域１６と１８（図３Ｃ参照）の間にフィールド酸化物領域２０およびゲート領域１２を蔽うように形成される。第１のポリシリコン層２４−１は導電層として機能し、この装置が普通に機能する場合は、制御電圧の印加によってゲート領域１２を通る電気伝導に寄与する。活性領域１６、１８と１２、ゲート酸化物２２、第１のポリシリコン層２４−１および第１のシリサイド層２６−１は従来の処理技術を用いて形成される。普通に機能する装置の場合、金属層３０、３１によって形成される制御電極は、フィールド酸化物２０に覆われたシリサイド層２６−１と接触する。次にシリサイド層２６−１は普通に機能する装置の制御層として機能する。擬似トランジスタを形成するため、少なくとも１の誘電層、例えば酸化物層２８が設けられる。次に第２のポリシリコン層２４−２および随意的な第２のシリサイド層２６−２は酸化物層２８を蔽うように設けられる。シリサイド層２６−２はポリシリコン層２４−２と金属プラグ３１の間に描かれているが、これはある加工プロセスでは省略しても良い。なぜならあるダブルポリシリコンプロセス技術では１のシリサイド層のみが用いられるからである（そのような処理技術では１つのシリサイド層２６−１または２６−２のみが用いられる）。いずれの場合でも通常のゲート機能は酸化物層２８によって維持される。

半導体基板１０の通常表面と平行な方向における第２のポリシリコン層２４−２の断面は、処理精度誤差の範囲内で、同じ方向で得られる金属プラグ２１の断面と本質的に同じサイズであることが好ましい。そのような場合、第２のポリシリコン層２４−２は金属プラグ３１により部分的に隠される。図３、３Ａ、３Ｂおよび３Ｃにおいてポリシリコン層２４−２は金属プラグ３１よりも大きく描かれている。しかしながらこれらの図は明確化のための誇張に過ぎない。ポリシリコン層２４−２は、金属プラグ３１の断面がポリシリコン層２４−２と完全に揃うように設計されることが好ましく、あるいは随意的なシリサイド層２６−２が用いられる場合はこの層と完全に揃うように設計されることが好ましい。ただしポリシリコン層２４−２は顕微鏡で見ても見えないほど十分に小さい。さらに金属プラグの底部は完全にポリシリコン層２４−２と接触することが好ましく、または随意的なシリサイド層２６−２が用いられる場合にはこの層と接触することが好ましい。当業者にはプロセスによってプロセス精度誤差が変化することは明らかである。例えば０．５μｍのプロセスの場合、通常の精度誤差は０．１μｍから０．１５μｍの範囲にある。

追加された酸化物層２８およびポリシリコン層２４−２は、平面から見たときに金属とポリシリコンとが接触するように通常の位置に設けられる。金属層３０、３１は、少なくとも部分的に追加の酸化物層２８および／またはポリシリコン層２４−２が隠されるように設置されるため、配置はリバースエンジニアには普通に見える。リバースエンジニアは金属層３０、３１をエッチング除去し、ポリシリコン層２４−２および随意的なシリサイド層２６−２が用いられる場合にはこの層からの部分（ｒｅｓｉｄｅ）を見ることになる。随意的なシリサイド層２６−２からの光沢部分を見たとき、リバースエンジニアは誤って解釈し、光沢部分は金属プラグ３１からのものであるとみなす。リバースエンジニアには接触がポリシリコン層２４−１あるいは随意的なシリサイド層２６−１によっては構成されないということを信じるいかなる理由もない。さらに随意的なシリサイド層２６−２がない場合、酸化物層２８とポリシリコン層２６−２は薄いため、シリコン基板１０の主表面１１に対して通常の方向から接近して見ても十分には見えず、従ってリバースエンジニアは、彼らが見ているものは通常機能のポリシリコンゲートＦＥＴトランジスタであると結論付けることとなる。

使用の際には図３Ａ、図３Ｂおよび／または図３Ｃのリバースエンジニアリング防御技術は慎重に用いられる必要があるが、上述の参照文献のような他のリバースエンジニアリング技術と組み合わせて使用しても良い。これらの関連技術およびここに開示された技術の基本目的は、（複製目的のための）回路構成の把握までに多大な時間を浪費させ、リバースエンジニアの試みを阻止することにある。従って、現代ＩＣにおける数千の装置に対して、ここで示され、図３Ａ、３Ｂおよび３Ｃに示された回路を偽装する擬似トランジスタを小さな比率で使用する。従ってリバースエンジニアがこれらの擬似トランジスタを判断することができない限り、リバースエンジニアによって判断された回路は誤ったものとなる。

さらに擬似トランジスタは、それらが用いられた際にマルチトランジスタ回路の機能を完全には無効化しないように用いることが好ましく、回路を予想し得ないまたは非直感的な方法で機能させるように使用することが好ましい。例えば、リバースエンジニアにはＯＲゲートに見えるものが、実際にはＡＮＤゲートとして機能するようにする。あるいは反転入力として見えるものが実際には非反転であったりする。可能性はほぼ無限にあり、リバースエンジニアが甚だしい面倒に見舞われることは確実であり、彼らはこれらの技術が利用されている集積回路装置の構造をリバースエンジニアリングにより解明することをあきらめる。

さらにリバースエンジニアが金属３０、３１をエッチング除去した場合、彼らは本発明によって接触が阻害されているか否かに関わらず、普通に見える層を「見る」。従ってリバースエンジニアが金属をエッチング除去後にシリサイドを見ていると思った場合、接触が妨害されているときでさえも彼らが見るのはそれである。彼らが金属をエッチング除去後にポリシリコンを見ていると思った場合、接触が妨害されているときでさえも彼らが見るのはそれである。

当業者にとって他の誘電層、例えばシリコン窒化物Ｓｉ_３Ｎ_４をシリコン酸化物の変わりに用いることができることは容易に想像できる。当業者にとってはさらに、シリサイド層２６−１および２６−２はゲート領域には設ける必要のないことは容易に想像できる。現在の半導体製造プロセス、特に加工サイズが０．５μｍより小さい場合には、導電性を改善するためシリサイド層が用いられる。しかしながら本発明は、リバースエンジニアに対して機能するトランジスタ装置に見えるようにすることを目指したものであり、接触は実施には機能しない。導電性は問題ではなく、また実際上、電気伝導は生じないため、接触が壊れているときは、シリサイド層２６−１および２６−２はゲート領域に設ける必要はない。しかしながらシリサイド層２６−１および２６−２は、必要なマスクの数を減らし半導体製造プロセスを簡素化するために、ゲート領域を蔽うように設けても良く、さらにあるリバースエンジニアリングプロセス中に取り残される光沢部分によってリバースエンジニアが誤った解釈をするようにできる。

ここでは集積回路構造の偽装技術および偽装構造について説明した。集積回路構造は複数の材質の層で構成され、これらの層は制御された外形および制御された厚さを有する。制御された厚さの誘電体の層は、前記複数の層の中に設けられ、それにより集積回路構造を意図的に作動しないようにする。

本発明をある好適実施例と結びつけて説明したが、その変更自身も本発明を表すことになることは当業者には明らかである。そのような場合、本発明は請求項に特に示された場合を除いて、開示された実施例には限定されない。

図１Ａ、１Ｂおよび１Ｃの半導体装置の平面図である。 活性領域の金属接触の横側面図である。 ゲート領域の金属接触の横側面図である。 活性領域とゲート領域を通る断面図である。 従来のダブルポリ処理のゲート領域を通る断面図である。 図３Ａ、３Ｂおよび３Ｃの半導体装置の平面図である。 シリサイド／サリサイド層を設けたＣＭＯＳトランジスタのドレインまたはソース接続を通る図３の３Ａ−３Ａ線に沿った横側面図であって、酸化物層はつなげられた接触を作動させないように用いられている図である。 ゲート領域に隣接した図３の３Ｂ−３Ｂ線に沿った横側面図であって、シリサイド／サリサイド層およびゲート領域に隣接した酸化物層はゲート接続を作動させないことを示す図である。 ソース、ゲートおよびドレイン領域を通る層の描かれた図３の３Ｃ−３Ｃ線に沿った断面図である。

Claims (6)

1. リバースエンジニアリングを阻止する回路構造であって、
   半導体基板；
   前記基板内の活性領域；
   第１のポリシリコン層を有する導電層であって、前記活性領域と前記導電層の間にゲート酸化物層を導入することにより、前記活性領域に関連付けられた導電層；
   前記導電層の上部に形成された金属プラグを有する制御電極；
   前記導電層と前記制御電極の間に設けられた酸化層を有する少なくとも１つの誘電層であって、前記制御電極への制御電圧の印加に応じて前記活性領域を通る電気伝導の寄与から、前記導電層を意図的に離している少なくとも１つの誘電層；および
   前記少なくとも一つの誘電層の上部に設置された第２のポリシリコン層であって、前記制御電極の金属プラグの底部に接する第２のポリシリコン層；
   を有することを特徴とする回路構造。
2. 前記半導体基板の通常表面と平行な方向における前記第２のポリシリコン層の断面は、プロセスの位置合わせ許容誤差の範囲内で、同方向における前記金属プラグの断面と同じ寸法であることを特徴とする請求項１に記載の回路構造。
3. 前記活性領域は、「オフ」の導電状態に設定されたゲート領域であることを特徴とする請求項１または２に記載の回路構造。
4. リバースエンジニアリングを阻止するための回路構造を製造する方法であって、
   活性領域を設けるステップ；
   前記活性領域との間にゲート酸化物層を介在させることにより、前記活性領域に対応する第１のポリシリコン層を設置するステップ；
   前記第１のポリシリコン層の上部に、酸化層を含む妨害絶縁層を提供するステップ；
   前記絶縁層の上部に、第２のポリシリコン層を設置するステップ；および
   前記第２のポリシリコン層の上部に、金属プラグを有する少なくとも１つの導電性接触を形成するステップ；
   を有し、これにより、
   前記少なくとも１つの導電性接触と前記第１のポリシリコン層の間の電気的伝導が妨げられることを特徴とする方法。
5. 前記第１のポリシリコン層と前記絶縁層の間に、第１のシリサイド層を形成するステップをさらに有することを特徴とする請求項４に記載の方法。
6. 前記絶縁層は、二酸化珪素であることを特徴とする請求項４に記載の方法。

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