TWI226697B - Integrated circuit with reverse engineering protection - Google Patents

Description

1226697 玖、發明說明： 相關申請案之交互參照 本案請求美國臨時專利申請案60/378，155，申請曰2002 年5月14日之權益，該案以引用方式併入此處。 5 【發明所屬之技術領域】 發明領域 本發明概略係有關積體電路及半導體元件(ICs)及其製 造方法，其中該積體電路及半導體元件採用偽裝技術，因 此讓還原工程師難以辨識該半導體元件之製造方式。 10 本發明係有關下列美國專利案，各案皆由相同申請人 提出申請。 (1) 美國專利第 5,866,933 ; 5,973,375及6,294,816號說明 CM0S電路之電晶體如何藉修改P+及n+源/汲罩而經由植入 (因此隱藏且埋置）線路於電晶體間而連結。此等植入式互連 15結構用於製造對還原工程師而言，外觀實質上相同的3-輸 入端AND電路及3-輸入端0R電路。此外，埋置的互連裝置 迫使還原工程師以較深深度檢驗IC，嘗試找出電晶體間之 連結性因而找出電晶體。 (2) 美國專利第 5,783,846 ; 5,930,66^6,0643 1〇號教示 20源/汲植入罩之另一種修改，讓植入的電晶體間之連結線中 有間隙，該間隙長度近似使用之CMOS技術最小結構大小。 若此間隙係以一種植體「填補」，則線路為導通；但若該間 隙係以另一種植體「填補」，則該線路未導通。蓄意間隙稱 作為「通這阻斷」。還原工程師被迫基於解出於使用之CM〇s 1226697 方法之最小結構尺寸的植體類型來決定連結性。 (3)美國專利第6，117,762號教示一種保護半導體積體電 路防止還原工程之方法及裝置。半導體主動區形成於基材 上，矽化金屬層形成於半導體主動區之至少一主動區上， 5 以及一選定基材區域上，該選定基材區係供透過形成於基 材選定區之矽化金屬區而互連至少一主動區與另一區之 用。

【先前技I 發明背景 10 複雜積體電路及半導體元件之形成於此種裝置設計上 需要大量複雜的工程技能小時時可能極為昂責。此外，積 體電路可包括唯讀記憶體(ROM)及/或EEPROMs，於其中以 韌體形式編碼軟體。此外，積體電路常用於涉及資訊加密 之應用用途，因此為了維持資訊的保密，可能需要維持半 5 ‘體元件防止還原工程。如此有多項理由需要保護積體電 路及其它半導體防止還原工程。 為了防止還原工程，業界已知多種不同技術來讓積體 電路對還原工程師而言變成更難以進行。其中一項技術係 讓電晶體間的連結難以決定，迫使還原工程師審慎分析各 2〇個電晶體(特別對CMOS元件之各個CM0S電晶體對）。經由 偽裝電晶體間的連結，還原工程師無法使用自動電路技術 及圖案識別技術來還原工程一積體電路。因積體電路可能 有數十萬或甚至數百萬粒電晶體，迫使還原工程師審慎分 析一 70件内的各個電晶體，可有效成功地挫折還原工程師 1226697 對元件還原工程的能力。 前述先前技術若成功時，將迫使還原工程師研究金屬 連結，試圖解出標準電路邊界及其功能。例如閘連結利用 複晶矽層（典型為於具有二或二以上複晶矽層方法之第一 5 複晶矽層）及還原工程，了解此種閘電接點為典型電晶體輸 入端，因而輸入標準電路將尋找此種電接點。此外透過金 屬互連裝置製作源及汲電接點至基材。還原工程師之一項 工作方式係利用尋找矽-至-閘複晶矽金屬線來尋找晶格邊 界，原因在於尋找矽-至-閘複晶矽金屬線提示一電晶體晶格 10 之輸出端（汲電接點）至次一電晶體晶格輸入端（閘電接點） 間之接觸之可能。若可如此進行，則還原工程師可藉此等 矽-閘複晶矽金屬線而界定晶格邊界。然後經由觀察晶格邊 界，還原工程師可找出晶格特性（例如電晶體大小及數目）， 如此對晶格功能作出合理假設。然後此項資訊可儲存於資 15 料庫供自動分類其它類似晶格。 本發明之一目的係讓還原工程變得更困難，特別本發 明係迫使還原工程師極為審慎地研究可能之矽-至-閘複晶 矽金屬線，瞭解其是否實際上為真實。相信如此將讓為了 還原工程本發明採用之晶片導致的極為耗時而讓還原工程 20 師之努力更加困難，或許即使並非不可能，也讓還原工程 採用本發明之晶片變成不實際。 本發明人先前提出專利申請，且已經獲得專利，有關 如前文討論偽裝積體電路元件俾讓其更難以還原工程之技 術。本發明可與此等先前美國專利案揭示之技術協調用於 1226697 進一步造成還原工程師的困擾。 於近代半導體製程，特別是結構尺寸小於〇·5微米之製 程，石夕化金屬層典型用來改良傳導性。第1圖為一半導體元 件之平面圖。第ΙΑ、1B及1C圖為第1圖之平面圖所示之半 5 導體元件之剖面圖。典型汲或源電接點顯示於第1A圖，而 典型閘接點顯示於第1B圖。汲、源及閘區係形成於半導體 基材如半導體基材10上，有主動區12、16、18(第1C圖所示) 形成於其中，典型係藉植入適當攙雜劑而形成各主動區於 其中。場氧化物(FOX)20用來以尋常方式輔助隔開一半導體 10 元件與另一元件。如第1A圖所示，汲接點結構有習知矽化 金屬層26-1形成於其主動區18上方。耐火金屬接點30及插 塞31之組合形成於矽化金屬層26-1上。矽化金屬層26-1提供 耐火金屬閘接點30與插塞31之組合之表面，金屬接點經常 包括耐火金屬插塞31，插塞延伸貫穿介電層29(可為沉積二 15 氧化矽）之開口。耐火金屬閘接點30及金屬插塞31之組合與 矽化金屬層26-1作接觸。源結構係類似第1A圖所示汲結 構，此處主動區18係由主動區16所替代。 如第1B圖所示，閘結構有相對薄之閘氧化物層22，層 22係由一層複晶矽24-1層所覆蓋，層24-1又係由矽化金屬層 20 26-1所覆蓋(矽化金屬層26-1當如同此處案例用於複晶矽層 24-1時，傳統上稱作為「自我對準矽化物」層）。矽化金屬 層26-1對耐火金屬閘接點30提供一表面，金屬接點經常包 括耐火金屬插塞31，插塞31延伸貫穿介電層29之開口，介 電層29可為沉積二氧化矽。金屬插塞31與矽化金屬層26-1 1226697 接觸。 第1C圖為通過半導體元件之主動區16、18以及閘區12 之剖面圖。側壁隔件21提供處理過程之閘區12與主動區 16、18間之分隔。第1C圖之其餘細節同第ιΑ及⑴圖。熟諳 5 技藝人士了解其它製造細節可由圖式刪除，該等製造細節 之使用為業界眾所周知。 先前技術也常見使用雙重複晶矽CMOS製造方法。此 種方法目前有許多商業1C晶片製造商特別是晶片卡晶片製 造商使用。雙重複晶矽（或簡稱為雙重複晶矽）方法可用來製 10 造多種元件，包括CMOS電晶體對、浮動閘結構，甚至雙極 性電晶體。例如參考Chen等人之美國專利第4,784,966號。 雙重複晶矽CMOS方法也支援EEPROMs之製造，EEPROMs 常用於晶片卡晶片等用途。 I[發明内容】 15 發明概要 於一方面，本發明提供一種經偽裝之電路結構，包含 一半導體基材；一植入區於該基材；一金屬層其係關聯該 植入區，於平面圖顯然係電性耦合至該植入區；以及一介 電層，其係設置於該植入區與金屬層間，因而隔離層與植 20 入區，介電層之尺寸為當於該平面圖觀視時，該介電層為 至少部分被電路結構之一種結構所隱藏。 本發明之另一方面提供一種經偽裝之電路結構，包含 一半導體基材；一主動區於該基材；一傳導層，該傳導層 係結合該主動區，以及傳導層於平面圖顯然排列成藉施加 1226697 控制電壓可影響經由主動區之傳導；一控制電極，其係組 合該傳導層’該控制電極於平面圖呈現電性連結至該傳導 層；以及至少-介電層設置於該傳導層與該控制電極間， 供回應於施加控制電麼至該控制電極，蓄意防止該傳導層 5 影響經由主動區之傳導。 本發明之另一方面提供一種防止還原工程郎之方法， 該方法包含下列步驟：關聯至少一傳導性接點與一主動 區；以及經由插入介於其間之絕緣層而防止至少一傳導性 接點與該主動區間之電傳導。 1〇 树明之另-方面提供—種偽電晶體，包含:-主動區 設置於-基材；-絕緣之非電性傳導層設置於該主動區之 至少一部分；一複晶矽層設置於該設置於該主動區之至少 一部分上之絕緣非電性傳導層之至少—部分上，該絕緣非 電性傳導層電絕緣複晶矽層與主動區；以及一金屬層與複 I5晶石夕層電通訊，而與主動區電隔離，該絕緣之非電性傳導 層、複晶矽層及金屬層各自之尺寸為當於平面圖觀視時， 該金屬層顯然係與主動區電通訊。 本發明之另一方面提供一種非可操作之半導體閘接 點’包含·-金屬層；一第一複晶石夕層；一第二複晶石夕層設 20置於該金屬層與該第一複晶石夕層^ ;以及一絕緣之非傳導 性層至少係設置於該第一複晶矽層與該第二複晶矽層間。 本發明之另一方面提供一種製造一偽電晶體之方法，該 方法包含下列步驟:植入一主動區於一基材·，安置一介電層於 。玄主動區之至少—部分上；以及設置_金屬層於該介電層 10 1226697 上，其中該介電層可防止該主動區與該金屬層間之電接觸。 本發明之另一方面提供一種混淆還原工程師之方法， 該方法包含下列步驟:植入一主動區於一基材；關聯一傳導 層與該主動區；設置一介電層於該傳導層上；以及提供一 5 控制電極，其中回應於控制電壓之施加至控制電極，該介 電層可防止傳導層影響經由該主動區之傳導。 本發明係與標準雙重複晶矽CMOS方法相容，其中於 主動區植入亦即於源及汲植入後沉積複晶矽層（典型為第 二複晶矽層或上複晶矽層）中之至少一者。先前技術方法係 10 經由安置一介電層於一名目接觸區而修改，因而廢除作為 標準金屬接點之該金屬接點。如此至少可以如下二方面進行: (1) 第二複晶矽區與氧化物組合沉積於源或汲接觸區上 方，該區隨後將施用金屬接點。藉此方式，金屬接點未電 性連結至下方源區或汲區，因此顯然為接點之處無法發揮 15 接點功能。但對還原工程師而言，金屬接點顯然為正常金 屬接點，因此還原工程師將假設關聯之該電晶體為可操作。 (2) 第二複晶矽區及氧化物組合係設置於一自我校準之 複晶矽閘層上方，造成隨後沉積之金屬閘無法發揮功能。 如此一種還原工程師看來似乎是電晶體之結構（後文 20 稱作為偽電晶體）可於電路内比其顯然具有之功能而發揮 不同功能，該偽電晶體係經由⑴讓其閘變成不具功能，或 (ii)讓其汲接點變成不具功能或（iii)讓其源接點變成不具功 能或（iv)前述之任一種組合發揮效果。由於偽電晶體的存 在，還原工程師當嘗試拷貝原先的積體電路時，傾向於假 1226697 設各個偽電晶體為 揮正確魏。魏糾其拷㈣電路無法發 電路内部。“若數百=隱藏於使岐偽電晶體之 萬電晶體之複雜積《ft個偽電晶體用於或許有數百 為功能電晶體，還二，原工程師辑電晶體解譯 =於分析預備還原工程之晶片與找出誤導之處二力: 來的大量工作。進行此種額外努力： 原私師耗費額外的時間嘗試決定該晶片之實際組態。 由審f真研九’還原工程師偵測出此處揭示之讓偽電 晶體變成無法操作之技術。但相㈣測出本發明之技術將 耗費足夠時間來拖延還原工程師。複雜積體電路包含數百 萬個CMOS電晶體’若還原工程師須審慎分析各個cm〇s電 b曰肢對俾决疋本發明是否用來偽裝各個電晶體，則 此種積體電關拉師及的努力將極為大量。 ' 15 20 此處揭示之技術可用於讓電路變成不具功能。但相信 揭示之技術較佳係用於應用用途，（並非讓電路變成不且功 能）電路減有魏之料，_轉方式發揮功能。 還原工程師最終將獲得一種拷貝其「似乎」有效，但實際 上無法工作來獲得有用或期望的結果。 注意涉及偽電晶體之本發明不僅須找出千分之一有問 題晶片，反而還紅程師必須審慎分析各個電晶體，完全 了解各個電晶體’但電晶體藉本發明修改之機率極低。因 此還原X程師所面對的卫作可祕話大海榜針來形容。 圖式簡單說明 12 1226697 第1圖為第1A、1B及1C圖之半導體元件之平面圖； 第ΙΑ、1B及1C圖為主動區之金屬接點（參考第1A圖）及 閘區之金屬接點（參考第1B圖）之侧視平面圖，以及貫穿主 動區及閘區之剖面圖（參考第1C圖）； 5 第2圖為使用習知雙重複晶矽處理通過閘區之剖面圖； 第3圖為半導體元件之平面圖，該半導體元件也顯示於 第3A、3B及3C圖； 第3 A圖為沿第3圖之線3 A-3 A之側視剖面圖，該圖係通 過採用矽化金屬/自我對準矽化物層之CMOS電晶體之汲接 10 點或源接點，其中利用一層氧化物來讓相關接點變成無法 操作； 第3B圖為沿第3圖之線3B-3B之側視剖面圖，該圖毗鄰 於閘區，且顯示矽化金屬/自我對準矽化物層以及毗鄰閘區 之氧化物層如何讓閘接點變成無法操作；以及 15 第3C圖為沿第3圖線3C-3C之剖面圖，顯示通過源、閘 及汲區之各層。 I：實施方式3 較佳實施例之詳細說明 第3圖為半導體元件之平面圖，該半導體元件顯然為場 20 效電晶體（FET)。但如第3A、3B及3C圖之剖面圖可知，該 半導體元件為偽電晶體。第3A圖顯示第1A圖所示接點如何 蓄意藉本發明「破壞」而形成偽電晶體。同理，第3B圖顯 示第1B圖所示閘結構如何蓄意藉本發明「破壞」而形成偽 電晶體。第3C圖為閘區12及主動區16、18之剖面圖，至主 13 1226697 動區18之接點畜意藉本發明破壞而形成偽電晶體。熟諸技 藝人士了解雖然各圖顯示加強模式元件，但偽電晶體也可 為耗扯核式凡件。此時閘、源或沒接點蓄意藉本發明「破 壞」。以耗盡核式電晶體為例，若閘接點被「破壞」，則當 5名目電壓^加於控制電極時，半導體元件將為 Γ0Ν」。若 源或;及接點被「破壞」時，則對施加於控制電極之名目電 壓而言，偽耗盡模式電晶體大致為「OFF」。 第2圖顯示近代雙重複晶矽半導體處理使用之典型製 程尺寸。雙重複晶矽處理較佳包括兩層複晶矽24_丨、24_2， 10也有兩層自我對準矽化物26-1、26-2。所顯示之厚度為較佳 厚度。雙重複晶矽處理也可用於獲得第3、3A、邛及冗圖 所示結構。熟諳技藝人士 了解第3、3A、3B及3C圖所示結 構非僅限於第2圖所示厚度尺寸。 第3圖顯示偽-FET電晶體之平面圖，但熟諳技藝人士了 15解兩極性電晶體之金屬接點極為類似所示源/汲接點。第3A 圖為偽電晶體之側視平面圖，（由第3圖之頂部觀視)該部分 對還原工程師顯示為CMOS FET之主動區金屬層3〇、31。 另外，元件可為垂直兩極性電晶體，該種情況下金屬層3〇、 31被還原工程師視為射極接點。如第3A圖所示，對CM〇s 20結構而言，主動區18可以習知方式使用場氧化物20為區域 邊界形成。主動區18係經由閘氧化物22植入（參考第3C 圖），閘氧化物22隨後由主動區上方被去除，選擇性以石夕化 金屬替代’然後石夕化金屬被燒結而產生石夕化金屬層26」。 其次沉積介電層28。較佳具體實施例中，介電層為二氧化 14 1226697 矽（Si〇2)層28。此外複晶矽層24-2可沉積於二氧化矽層28上 方。複晶矽層24-2較佳為雙重複晶矽處理之第二複晶矽 層。然後選擇性之矽化金屬層26-2形成於複晶石夕層24-2上 方。第二二 氧化矽（Si02)層29經沉積且經蝕刻，俾允許金屬 5層（包括金屬插塞31及金屬接點30)成形於選擇性之矽化金 屬層26-2上、或接觸複晶矽層24_2(若未利用矽化金屬層 26-2)。氡化物層28及氧化物層29較佳由相同材料（可能具有 不同密度）製成，因此當彼此疊置時對還原工程師而言無法 區別二者。 10 15 20 不同的遮罩用來形成複晶石夕層24-2及金屬插塞31。為 了維持複晶石夕層24-2與金屬插塞31間之對準，平行半導體 基材10之主面11之複晶矽層24-2之截面較佳設計為具有如 同於同一方向所取金屬插塞31之截面之相同尺寸，於製程 校準公差以内。如此，複晶矽層24-2至少部分被金屬插塞 31隱藏。於第3、3A、3B及3C圖，複晶矽層24-2顯示比金 屬插塞31遠較大；但各圖經誇大以求清晰。較佳複晶石夕層 24-2係設計成確保金屬插塞3丨之截面係對準複晶矽層 之截面、或選擇性石夕化金屬層26-2(若使用時)之截面但又夠 小而難以;貞d鏡下觀視。此外，金屬插塞Μ底部較佳完 玉接觸複3夕層24-2或選擇性之石夕化金屬層26_2(若使用 日守）…i θ人士了解製程校準公差因各製程而異。例如 對0·5微米製程而言，血型# /、工仅準公至為〇·1微米至0.15微米。 還原工程師不易獲得1面圖，例如第2、3 A、3 β及 3C圖所平㈣。實際上還紅程師獲得平面圖之典型方 15 1226697 式係透過於各個可能的接點或非接點拍攝的截面掃描電子 ”、、員u相片。於各個可能接點或非接點拍攝顯微相片之程序 極為耗時且昂貴。但還原工程師由頂部觀視時，將看到金 /’屬接點30頂端，參考第3圖。帶有複晶矽層24-2及選擇性之 5/砍化金屬層26-2之接觸廢除氧化物層28，將至少部分被電 路結構亦即金屬接點30及金屬插塞31所隱藏。 還原工程處理通常係涉及將半導體元件之各層去除， 去除各層直至矽基材10，然後由矽基材1〇之主面U法線方 向觀視半導體元件。此項處理過程，還原工程師將去除氧 10化物層28之殘跡，氧化物層28於本發明係用來去能接點。 此外，還原工程師選擇代價更昂貴的方法只由半導體 區去除金屬接點30。複晶矽層24-2之截面較佳具有金屬插 塞31截面之大致相等尺寸，於製程校準公差以内。氧化物 層28、29實際上為透明，選擇性之矽化金屬層26_2及複晶 15石夕層24-2之厚度小。典型選擇性矽化金屬層26-2厚度為 100-200埃。典型複晶矽層24-2厚度為2500-3500埃。如此由 頂σ卩觀視元件¥，還原工程師將假定金屬插塞3 1係接觸石夕 化金屬層26-1，因而獲得該元件為可操作之錯誤假設。此 外當使用選擇性之矽化金屬層26-2時，一旦金屬插塞31被 20去除，還原工程師觀察元件將更為混淆。當觀視矽化金屬 層26-2留下的閃爍位置，還原工程師將獲得該閃爍位置係 由金屬插基31留下的錯誤假設。如此還原工程師再度錯誤 假設該接點為可操作。 弟3Β圖為弟3圖之偽電晶體之閘接點之側視平面圖。由 16 1226697 第3圖可知沿線3B_3B所取之第3B圖之視圖係貫穿閘氧化 物22、貫穿第一複晶矽層24-1以及貫穿第一矽化金屬層 26-1 ’各層係形成於半導體基材1〇(典型為矽）之場氧化物區 20與閘區12上方介於主動區16與is間（參考第3C圖）。第一 5複30石夕層係作為傳導層，若此元件之功能正常，則經 由施加控制電壓，該傳導層影響通過閘區12之傳導。主動 區16、18及12、閘氧化物22、第一複晶矽層24-1以及第一 矽化金屬層26-1係使用習知處理技術形成。對正常功能元 件而言，由金屬層30、31形成之控制電極將接觸矽化金屬 1〇層264於場氧化物20上該層。則矽化金屬層26-1係作為正常 功旎元件之控制層。為了形成偽電晶體，沉積至少一介電 層，例如氧化物層28。其次第二複晶矽層24-2及選擇性之 第一矽化金屬層26-2係沉積於氧化物層28上方。顯示於複 晶矽層24-2與金屬插塞31間之矽化金屬層26_2於某些製造 5過可被冊j除，原因在於某些雙重複晶石夕處理技術只利用 一層矽化金屬層（當此種處理技術只用於一層時，將使用矽 ，金屬層26]或26.2)。任_種情況下，閘之正常功能係被 氧化物層28所妨礙。 於平行於半導體基材1〇正常表方向之第二複晶石夕 2〇層24-2之截面較佳係與於同向所取金屬插塞31截面相同大 小，於製程對準公差以内。如此第二複晶石夕層24_2被金屬 插基31所部分(¾藏。於第3、3A、祀及冗圖，複晶石夕層冰2 顯示為遠比金屬插塞31更大；但各圖誇大顯示以求清晰。 •較佳複晶石夕層24-2係設計成確保金屬插敍之截面完全對 17 1226697 準複晶石夕層24_2之截面或選擇性之石夕化金屬層26-2(若使用 時)之截面，但有夠小而極難以於顯微鏡下觀視。此外，全 屬插塞底部較佳完全接觸複晶石夕層⑽或選擇性石夕化^ 屬層26-2(若使用時）。熟諳技藝人士瞭解製程校準公差因制 5程而異。例如對0.5微米製程而言，典型之校準公差係於^ 微米至0.15微米之範圍。 、· 額外增加之氧化物層28及複晶石夕層24_2係設置成且係 出現於由平面圖觀視時，金屬至複晶矽接點正常之出現位 置。該種定位讓金屬層30、31至少部分隱藏額外增加之氧 10化物層28及/或複晶矽層24-2，因此該佈局對還原工程師而 言顯然為正常。還原工程師將蝕刻去除金屬層3〇、31，且 觀察複晶石夕層24-2以及可能來自於（若使用時）選擇性石夕化 金屬層26-2之殘跡。^觀察到來自選擇性石夕化金屬芦％ 2 之閃亮殘跡時，還原工程師獲得該閃亮殘跡係來自於金屬 15 插塞31之錯誤假設。還原工程師毫無理由相信該接點並非 為複晶矽層24-1或選擇性之矽化金屬層π」之接點。此外， 當未使用選擇性之矽化金屬層26-2時，由矽基材1〇之主面 11之法線方向觀視接點，無法清晰看見氧化物層28及複晶 矽層24-2之微小厚度，如此還原工程師將獲得結論，其觀 20 察到正常且有功能之複晶矽閘FET電晶體。 使用時，第3A圖、第3B圖及/或第3(：圖之防止還原工 程技術只需要散在使用’但較佳組合其它還原工程技術使 用，例如前文於小標題「先如技術」討論之還原工程技術。 相關技術以及此處揭示技術之基本目的係讓極耗時來解出 1226697 電路係如何實作（因而可成功地複製電路），而造成還原工程 師畏怯於須付出大量努力。如此對近代ic之數千個元件而 言’只有其中一小部分係採用此處所述以及第3A、3B及3C 圖所示之偽電晶體來偽裝電路。因此除非還原工程師能夠 5 確定偽電晶體，否則還原工程師所測定之電路將不正確。 此外’偽電晶體較佳並非用於完全去能使用該偽電晶 體之多重電晶體電路，反而係讓該電路以非預期或非直覺 的方式發揮功能。例如對還原工程師顯示為OR閘可能實際 功能為AND閘。或顯示為反相輸入信號可能實際上為非反 10相。其可能性幾乎為無限，且幾乎確實會造成還原工程師 挫折而放棄，並非迫切積極尋求發現如何還原工程應用此 等技術之積體電路元件。 此外當還原工程師蝕刻去除金屬3〇、3丨時，無論接點 是否根據本發明而阻擋，還原工程師將「看到」正常預期 15層。如此若還原工程師預期於蝕刻去除金屬後看到矽化金 屬，則即使接點被阻擋，還原工程師仍將看到此種情況。 若還原工程師預期於蝕刻去除金屬後看到複晶矽，則即使 接點被阻擋，還原工程師仍將看到此種情況。 熟諳技藝人士瞭解其它介電材料如但化矽义办4可用來 20替代二氧化石夕。熟諳技藝人士瞭解石夕化金屬層26_u2卜2 無需置於閘區。於近代半拿體製程，特別為結構尺寸小於 〇·5微米之半導體製程，典型使时化金屬層來改良傳導 性。但本發明係針對於接點實際上被去能位置對還原工擇 師顯示出現功能電晶體。因傳導性並不重要且實際上# 19 工226的7 免傳導性，故當欲破壞接點時，矽化金屬層26-1及26-2無需 置於閘區。但矽化金屬層26-1及26-2可置於閘區，來簡化需 要的遮罩數目，因而減少半導體製程數目，進一步藉若干 ^原工程處理期間留下的閃亮殘餘物來誤導還原工程師。 5 已經就右干較佳具體貫施例說明本發明，對熟諳技藏 人士而言修改確實顯然自明。如此除非如隨附之申請專利 範圍特別要求，否則本發明並非囿限於揭示之具體實施例。 【圖式簡單說明】 第1圖為第ΙΑ、1B及1C圖之半導體元件之平面圖； 1〇 第1A、1B&1C圖為主動區之金屬接點（參考第1A圖）及 閘區之金屬接點（參考第1B圖）之側視平面圖，以及貫穿主 動區及閘區之剖面圖（參考第1C圖）； 第2圖為使用習知雙重複晶矽處理通過閘區之剖面圖； 第3圖為半導體元件之平面圖，該半導體元件也顯示於 15 第 3A、3B及3C 圖； 第3 A圖為沿第3圖之線3A-3A之側視剖面圖，該圖係通 過採用矽化金屬/自我對準矽化物層之CM〇s電晶體之沒接 點或源接點，其中利用-層氧化物來讓相關接點變成無法 操作； 2〇 帛3B圖為沿第3圖之線3Β·3Β之側視剖面圖，該圖田比鄰 於問區，且顯示石夕化金屬/自我對準石夕化物層以及田比鄰閑區 之氧化物層如何讓閘接點變成無法操作；以及 第3C圖為沿第3圖線3咖之剖面圖，顯示通過源、間 及汲區之各層。 20 1226697 【圖式之主要元件代表符號表】 10…半導體基材/石夕 24-1，24-2…複晶矽層 11...主面 26-1，26-2…矽化金屬層 12...閘區 28...介電層 16，18·.·主動區 29...介電層 20…場氧化物 30…金屬接點 21...側壁隔件 22…閘氧化物層 31…金屬插塞 21

Claims (1)

1226697 拾、申請專利範圍： 第92112967號專利申請案申請專利範圍修正本 修正日期：93年7月 1. 一種經偽裝之電路結構，包含： 5 一半導體基材； 一植入區於該基材； 一金屬層其係關聯該植入區，於平面圖呈現係電性 輛合至該植入區；以及 一介電層，其係設置於該植入區與金屬層間，藉以 10 隔離該金屬層與該植入區，該介電層之尺寸使得當於該 平面圖觀視時，該介電層為至少部分地被該電路結構之 一構形所隱藏。 2. 如申請專利範圍第1項之經偽裝之電路結構，其中該至 少部分地隱藏該介電層之電路構形係關聯於該金屬層 15 之一金屬插塞。 3. 如申請專利範圍第2項之經偽裝之電路結構，進一步包 括一矽化金屬層設置於該植入區上方，該金屬層通常係 透過該矽化金屬層以及關聯於該金屬層之金屬插塞而 電性耦合至該植入區，該介電層遮斷該電性耦合。 20 4.如申請專利範圍第3項之經偽裝之電路結構，其中該介 電層係設置於該金屬層與該矽化金屬層間。 5. 如申請專利範圍第4項之經偽裝之電路結構，進一步包 括一複晶矽層設置於該介電層與該金屬插塞間。 6. 如申請專利範圍第1項之經偽裝之電路結構，進一步包 22 1226697 括一複晶石夕層設置於該介電層與該金屬層間。 7.如申請專利範圍第6項之經偽裝之電路結構，其中該半 導體基材係由矽組成；以及其中該介電層係由二氧化矽 組成。 5 8·如申請專利範圍第1項之經偽裝之電路結構，其中該電 路結構當於平面圖觀視時呈現為功能正常之場效電晶 體。 9. 如申請專利範圍第1項之經偽裝之電路結構，其中該電 路結構當於平面圖觀視時呈現為功能正常之兩極性元 10 件。 10. —種經偽裝之電路結構，包含： 一半導體基材； 一主動區於該基材； 一傳導層，該傳導層係關聯於該主動區，以及傳導 15 層於平面圖呈現為排列成藉施加控制電壓可影響經由 主動區之傳導， 一控制電極，其係關聯於該傳導層，且該控制電極 於平面圖呈現電性連結至該傳導層；以及 至少一介電層設置於該傳導層與該控制電極間，供 20 回應於施加控制電壓至該控制電極時，蓄意防止該傳導 層影響經由主動區之傳導。 11. 如申請專利範圍第10項之經偽裝之電路結構，其中該至 少一介電層之尺寸使得當於平面圖觀視時，該介電層至 少部分地係由該電路結構之一構形所隱藏。 23 1226697 12. 如申請專利範圍第10項之經偽裝之電路結構，其中該主 動區為一閘區，以及至少一介電層程式規劃該閘區為 「off」傳導態。 13. 如申請專利範圍第12項之經偽裝之電路結構，進一步包 5 含一複晶矽層設置於該至少一介電層與該控制電極 間，其中該至少一介電層包括一氧化物層。 14. 一種防止還原工程師之方法，該方法包含下列步驟： 關聯至少一傳導性接點與一主動區；以及 經由插入一插置絕緣層而防止至少一傳導性接點 10 與該主動區間之電傳導。 15. 如申請專利範圍第14項之方法，進一步包含下述步驟， 設置至少一複晶矽層於該傳導性接點下方，其中該插置 絕緣層係介於二複晶矽層間，以及至少一複晶矽層具有 一矽化金屬層形成於其上方。 15 16.如申請專利範圍第14項之方法，其中該插置絕緣層為二 氧化矽。 17. —種讓一半導體接點變成不具功能之方法，該方法包含 下列步驟： 形成一傳導層於一基材上； 20 提供一金屬層；以及 插入一裝置，用於遮斷介於該金屬層與該傳導層間 的電性接觸。 18. 如申請專利範圍第17項之方法，其中該用於遮斷電性接 觸之裝置包含設置一氧化物層及一複晶矽層。 24 1226697 19. 如申請專利範圍第17項之方法，進一步包含隱藏該用於 遮斷電性接觸之裝置於金屬層下方之步驟。 20. —種偽電晶體，包含： 一主動區設置於一基材； 5 —絕緣之非電性傳導層，設置於該主動區之至少一 部分； 一複晶矽層設置於該設置於該主動區之至少一部 分上之絕緣非電性傳導層之至少一部分上，該絕緣非電 性傳導層電絕緣複晶矽層與主動區；以及 10 一金屬層與複晶矽層電通訊，而與主動區電隔離， 該絕緣之非電性傳導層、複晶矽層及金屬層各自之尺寸 使得當於平面圖觀視時，該金屬層呈現係與主動區電通 訊。 21. 如申請專利範圍第20項之偽電晶體，其中該金屬層包括 15 一金屬插塞，該金屬插塞具有一截面，以及該複晶石夕層 具有一截面，該金屬插塞截面與該複晶矽層截面之大小 大致相等。 22. 如申請專利範圍第20項之方法，進一步包含一第一矽化 金屬層設置於該主動區上方。 20 23.如申請專利範圍第22項之方法，進一步包含一第二矽化 金屬層設置於該主動區上方。 24. 如申請專利範圍第20項之方法，其中該絕緣之非電性傳 導層包含二氧化矽Si02。 25. 如申請專利範圍第20項之方法，其中該絕緣之非電性傳 25 1226697 導層包含氮化矽Si3N4。 26. —種非可操作之半導體閘接點，包含： 一金屬層； 一第一複晶矽層； 5 一第二複晶矽層至少係設置於該金屬層與該第一 複晶矽層間；以及 一絕緣之非傳導性層至少係設置於該第一複晶矽 層與該第二複晶矽層間。 27. 如申請專利範圍第26項之非可操作之半導體閘接點，其 10 中該金屬層包括一金屬插塞，該金屬插塞具有一截面， 以及該複晶矽層具有一截面，該金屬插塞截面與該複晶 石夕層截面之大小大致相等。 28. 如申請專利範圍第26項之非可操作之半導體閘接點，進 一步包含一第一矽化金屬層設置於該主動區之至少一 15 部份上方。 29_如申請專利範圍第28項之非可操作之半導體閘接點，進 一步包含一第二矽化金屬層設置於該主動區上方。 30.如申請專利範圍第26項之非可操作之半導體閘接點，其 中該絕緣之非電性傳導層包含二氧化矽Si02。 20 31.如申請專利範圍第26項之非可操作之半導體閘接點，其 中該絕緣之非電性傳導層包含氮化矽Si3N4。 32. —種製造一偽電晶體之方法，該方法包含下列步驟： 植入一主動區於一基材； 安置一介電層於該主動區之至少一部分上；以及 26 1226697 設置一金屬層於該介電層上，其中該介電層可防止 該主動區與該金屬層間之電接觸。 33. 如申請專利範圍第32項之方法，其中該設置金屬層之步 驟包含形成一金屬插塞之步驟，該金屬插塞至少部分地 5 隱藏該介電層。 34. 如申請專利範圍第32項之方法，進一步包含形成一矽化 金屬層於該主動區上方之步驟，該形成矽化金屬層之步 驟係發生於形成主動區步驟之後，而於界定一介電層步 驟之前。 10 35.如申請專利範圍第32項之方法，進一步包含形成一矽化 金屬層於該介電層上方之步驟，該形成矽化金屬層之步 驟係發生於界定該介電層步驟之後，而於設置該金屬層 步驟之前。 36. 如申請專利範圍第32項之方法，進一步包含下列步驟： 15 形成一第一矽化金屬層於該主動區上方，該形成第 一矽化金屬層之步驟係發生於形成主動區步驟之後，而 於設置該金屬層步驟之前；以及 形成一第二矽化金屬層於該介電層上方，該形成第 二矽化金屬層之步驟係發生於界定該介電層步驟之 20 後，而於設置該金屬層步驟之前。 37. 如申請專利範圍第32項之方法，進一步包含提供一複晶 矽層於該介電層上方之步驟，該提供複晶矽層之步驟係 發生於界定該介電層步驟之後，而於設置該金屬層步驟 之前。 27 1226697 38. 如申請專利範圍第32項之方法，其中該形成主動區於一 基材之步驟係進一步界定為經由植入一主動區於一矽 基材，以及該介電層係由二氧化矽組成。 39. 如申請專利範圍第32項之方法，其中該介電層係由氮化 5 矽組成。 40. —種混淆還原工程師之方法，該方法包含下列步驟： 界定一主動區於一基材； 關聯一傳導層與該主動區； 成形一介電層於該傳導層上；以及 10 提供一關聯於該主動區之控制電極，其中回應於控 制電壓之施加至控制電極時，該介電層可防止傳導層影 響經由該主動區之傳導。 41. 如申請專利範圍第40項之方法，進一步包含隱藏至少部 分介電層於該控制電極下方之步驟。 15 42.如申請專利範圍第40項之方法，進一步包含安置一複晶 矽層於該介電層之至少一部分上方之步驟；以及其中該 介電層係由氧化物層組成。 28