JP4791635B2 - シリサイド層を用いてリバースエンジニエアリングから集積回路を保護する方法および装置 - Google Patents

シリサイド層を用いてリバースエンジニエアリングから集積回路を保護する方法および装置 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の分野に関し、さらに詳しく言えば、集積回路のリバースエンジニアリングを防止する支援技術に関する。
【０００２】
【従来の技術】
半導体集積回路に関連する設計、開発および製造作業には、小型化が進む電子回路にかかわる複雑な構造、プロセスおよび製造技術への理解が伴う。このような理解を深め、このような集積回路の設計、開発および製品の製造を無事確立できるようにする作業には、熟練技術者の労働時間が多く必要となり、費用が著しくかさむ。
【０００３】
一方、高コストの労働時間を回避し、その他に多大な費用がかからないようにするため、開発者の中には、既存のデバイスを分解、精査および検討して、その後複製するための再検討のもとに最終的な集積回路の物理的構造を突き止めるリバースエンジニアリングの慣習に頼るものがいる。通常、主として回路の平面光学画像の獲得に依存するこのリバースエンジニアリングは、競合する製品を研究および複製することにより、通常製品開発に必要な作業および費用を回避することを本質的に意図している。
【０００４】
このようなリバースエンジニアリングの行為に反対しようとするさまざまなアプローチが、特に、半導体集積回路の分野で開発されてきた。例えば、Ｐｅｃｈａｒの米国特許第４，５８３，０１１号では、回路のデバイス位置からエンハンスメントモードにあることを推測するであろう模倣者が容易に見ることができないデプレッション注入部に、擬似ＭＯＳ（金属酸化物半導体）デバイスが設けられている。また、Ｓｃｈｕｌｍａｎの米国特許第４，１３９，８６４号およびＶｅｔｔｅｒの米国特許第４，２６７，５７８号に記載されているように、回路の構成要素の偽装を行わずに、正しいアクセスコードが入力されるまで回路が動作しないように保護する機構が設けられたシステムもある。しかしながら、上述したいずれの保護手法でも、追加処理が必要とされたり、回路の基本的な機能には貢献することがないセキュリティのみを目的とした追加回路が用いられたり、またはその両方が必要となる。これにより、回路製品のコストが上がり、回路構成が複雑になる。
【０００５】
したがって、半導体集積回路のリバースエンジニアリングの防止を支援し、デザインの著作権が侵害されないように開発者や製造業者の保護を支援できるコスト効率が良く実施しやすいアプローチが必要とされる。本発明は、このようなアプローチを提供するものである。
【０００６】
【課題を解決するための手段】
本発明によれば、回路構成部品（例えば、トランジスタ）の接続部分を選択的に隠して、接続されている構成部品群（例えば、トランジスタ）の機能性の確定を不可能または非常に困難にすることにより、集積回路のリバースエンジニアリングを防止する方法および装置が提供される。回路構成部品は、シリサイド層のマスキングを用いて隠される。
【０００７】
最新の半導体集積回路技術において、抵抗率を下げるために、シリコンのソース／ドレイン領域またはポリシリコンのゲート領域の上部に形成される導電層として、シリサイドが広く使用されている。このようなシリサイド層の厚みは、一般に、１００Å〜２００Åの範囲のものである。回路のリバースエンジニアリングが、主として回路の平面光学画像に依存しているため、このようにシリサイド層が薄い場合、光学顕微鏡では、シリサイド層の存在を見い出し確認できるほどの鮮明な画像を提供できない。このような状況において、本発明によるシリサイド層を用いることにより、リバースエンジニアリングから接続を保護する有効な解決策が得られ、特に特徴寸法が０．５μｍを下回る最新のＣＭＯＳ製造技術では特に有益である。
【０００８】
さらに詳しく言えば、本発明により、リバースエンジニアリングから半導体集積回路を保護するための方法および装置が提供される。基板（例えば、集積回路の構成部品が上部または内部に堆積または形成される適切な材料からなるウェーハ）に、半導体の活性領域（例えば、高濃度ドープされたソースおよびドレイン領域）が形成される。半導体活性領域の少なくとも１つの活性領域と、選択された基板領域との両方にわたってシリサイド層が形成され、選択された基板領域上に形成されたシリサイド領域を介して活性領域と別の領域とを相互接続する。好適な実施形態において、選択された基板領域上に形成されたシリサイド層を介して、第１の活性領域上に形成されたシリサイド層が、第２の活性領域上に形成されたシリサイド層と横方向に相互接続的に結合される。
【０００９】
さらに、本発明は、基板上の第１のシリサイド層を介して、Ｖｓｓソース（例えば、通常、電源の「低」またはマイナス端子）にｎ＋ソース／ドレインを相互接続し、基板上の第２のシリサイド層を介して、Ｖｃｃソース（例えば、通常、電源の「高」またはプラス端子）にｐ＋ソース／ドレインを相互接続する、基板上にＣＭＯＳ対を組み立てる場合に特に有益である。
【００１０】
【発明の実施の形態】
特徴サイズが０．５μｍ以下に近づく一般的な半導体集積回路（例えば、ＣＭＯＳ）の製造中、活性領域（例えば、ソースやドレイン）を形成する注入投与を行うと、表面抵抗率が高くなることは一般的に知られている。このように表面抵抗率が高くなると、活性領域に金属コンタクトが配置されるとき良好なオーム接触が得られない。しかしながら、良好なオーム接触を形成できるように、通常、コンタクトを形成しようとする領域の上部に、シリサイド（サリサイドと呼ぶこともある）が設けられ、半導体とコンタクト用の金属との間に配置される。シリサイド層は、通常、１００Å〜２００Å厚の範囲にある非常に薄い層であり、ベアシリコン表面の上部に金属（例えば、Ｔｉ）を堆積して、シリコン内に金属イオンが移動して、高導電性のシリサイド層を形成するように金属を焼結することにより形成される。本発明によれば、この標準的なシリサイドプロセスは、活性領域間の接続を形成するために利用される。
【００１１】
本発明によるシリサイド層の利用を理解するために、図１および図２に模式的に示す典型的な従来技術のＣＭＯＳ対半導体デバイスを検討する。
【００１２】
図１および図２をまとめて参照すると、典型的な従来技術のＣＭＯＳ対の平面図および側断面図がそれぞれ示されている。Ｐ型基板１０に、Ｎウェル１２が形成される。次に、ポリシリコンゲート３４が堆積されて、形成される任意の所望のソースとドレインとの間にチャネルを形成する。Ｎウェル１２には、注入法により形成されるｐ＋ソース／ドレイン活性領域１４およびｐ＋ソース／ドレイン活性領域１６がある。さらに、Ｐ型基板１０には、ｎ＋ソース／ドレイン活性領域１８およびｎ＋ソース／ドレイン活性領域２０があり、それぞれのソースおよびドレインは、それらの間にチャネルを形成するゲートを用いて形成される。また、Ｖｃｃソースに接続するように注入法により形成されたｎ＋領域２２、２４と、Ｖｓｓソースに接続するように注入法により形成されたｐ＋領域２６、２８がある。ｎ＋領域２２、２４と、ｐ＋領域２６、２８と、ｐ＋ソース／ドレイン１４、１６と、ｎ＋ソース／ドレイン１８、２０にわたって、シリサイド層３２（説明するために厚みの比率を誇張して図示し、基板表面に「食い込んだ状態」で示している）が形成される。シリサイド層３２は、通常、１００Å〜２００Åの範囲のものである。その後、ＶｃｃソースとＶｓｓソースに接続するために、通常の処理、すなわち、適切なフィールド酸化物とコンタクト用のメタライゼーション層を設ける処理が施される。
【００１３】
最終的に図１および図２に示す構造が得られ、以下に記載する本発明を実施するために利用されるＣＭＯＳ製造プロセスを実施する際に、複雑であるが公知のステップを伴うことは当業者であれば理解されるであろう。Ｆｒｅｄｅｒｉｃｋｓｏｎによる「直観ＣＭＯＳ電子工学（Ｉｎｔｕｉｔｉｖｅ ＣＭＯＳ Ｅｌｅｃｔｒｏｎｉｃｓ）」および、さらに詳しく言えば、「多層金属ＣＭＯＳプロセス（Ａ Ｍｕｌｔｉｐｌｅ−Ｌａｙｅｒ−Ｍｅｔａｌ ＣＭＯＳ Ｐｒｏｃｅｓｓ）」と題した第５．６節に、このようなプロセスが記載されており、これに付加するプロセスとして、「ゲートおよび相互接続用シリサイド（Ｓｉｌｉｃｉｄｅｓ ｆｏｒ Ｇａｔｅｓ ａｎｄ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ）」の題目で「ＶＬＳＩ技術（ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ）」、Ｓｉｍｏｎ Ｓｚｅ編、第３７２〜３８０頁に、最新のシリサイド層形成プロセスが記載されている。
【００１４】
Ｆｒｅｄｅｒｉｃｋｓｏｎの文献に記載されているように、Ｐ型基板には、その上部に堆積された二酸化ケイ素がある。二酸化ケイ素の上部には、フォトレジスト層が均一に層形成される。マスクを用いて、所望の回路の部分的な領域が紫外線に露出される。その後、露出されていない領域からフォトレジストが除去される。フォトレジストにホールが得られ、そのホールを介して二酸化ケイ素をエッチングできる。次に、ホールを介してイオン注入が行われて、Ｎ型イオンをシリコン表面に貫通させてＮウェルを形成してよい。ＣＭＯＳデバイスが相補型対の場合には、一方のトランジスタに対してＰ型の基板領域と、他方のトランジスタに対してＮ型の基板領域が必要となる。次に、二酸化ケイ素にわたって、絶縁性の窒化物層が設けられてもよく、フォトレジストを用いて、必要に応じて他の構造を形成してもよい。次に、一部の領域を遮断することにより、他の領域をドープしてもよい（例えば、低濃度ドープされたホウ素注入部を設ける）。次に、厚い横方向トランジスタ絶縁領域であるフィールド酸化物領域が成長されてもよい。さらなるマスキングを行うことにより、ポリシリコンゲート構造が設けられる領域を形成できる。ゲートは、さらなる注入法によりゲートとドレインを堆積する自然な遮断領域を形成し得る。
【００１５】
この時点で、本質的に同じ注入開口部に、タングステンやチタンなどの重金属が堆積され、引き続き加熱処理において、ドープされた注入層よりも導電性が高いタングステンシリコンまたはチタンシリコン接合部（シリサイド層）を形成するシリサイドプロセスが実行される。Ｓｚｅの文献に記載されているような従来のシリサイドの使用は、より高レベルの金属（例えば、シリコン表面の上方にある第１の金属層）を実際のシリコン表面自体に接続するためのものである。技術的に最小特徴寸法が０．５μｍ以下のものを支持する場合、従来の方法では、オーム接触を高めるために金属を半導体と接触させる半導体のドープ領域の上部に、シリサイド層が配置されるだけである。シリサイド遮断（マスキング）層は、通常、領域の上部に重金属が堆積されないようにするためのものであり、シリサイドを形成するために使用されるものではない。
【００１６】
上述した製造プロセスにおけるプロセスフロー、時間および温度、注入量、寸法などは、当業者に公知のものであるため、本願明細書においてさらに記載しない。
【００１７】
以下、本発明をさらに深く理解するために、図３および図４をまとめて参照する。図３および図４は、本発明の一実施形態による典型的なＣＭＯＳ対の平面図および側断面図をそれぞれ概略的に示している。図１および図２に示したように、同様の特徴には同様の参照番号を付しており、上述したものと同様の方法で組み立てられている。Ｐ型基板１０に、Ｎウェル１２が形成される。次に、ポリシリコンゲート３４が堆積されて、形成される任意の所望のソースとドレインとの間にチャネルを形成する。Ｎウェル１２には、注入法により形成されるｐ＋ソース／ドレイン１４およびｐ＋ソース／ドレイン１６がある。さらに、Ｐ型基板１０には、注入法により形成されるｎ＋ソース／ドレイン１８およびｎ＋ソース／ドレイン２０がある。また、Ｖｃｃソースに接続するように注入法により形成されたｎ＋領域２２、２４と、Ｖｓｓソースに接続するように注入法により形成されたｐ＋領域２６、２８がある。ｎ＋領域２２、２４と、ｐ＋領域２６、２８と、ｐ＋ソース／ドレイン１４、１６と、ｎ＋ソース／ドレイン１８、２０にわたって、シリサイド層３２（前述したように、説明するために厚みの比率を誇張して図示し、基板表面に「食い込んだ状態」で示している）が形成される。しかしながら、本発明によれば、ｎ＋領域２２とｐ＋ソース／ドレイン１４とを相互接続する選択されたシリサイド層４０がある。ｎ＋領域２２とｐ＋ソース／ドレイン１４にわたってシリサイド層３２を結合するこのシリサイド層４０は、シリサイド層３２の形成と同時に形成される。したがって、シリサイド層４０の厚みも、同じ１００Å〜２００Å深さの範囲のものである。一つの好適な実施形態において、ｎ＋領域２２が、４，０００Å幅の寸法をもつ概して正方形状のものであり、ソース／ドレイン１４が、７，０００Å幅（短い方）の寸法をもつ場合、シリサイド層４０は、３，７５０Å幅の寸法のものであってもよい。相互接続を必要し、設計者が偽装を施すことが好ましいと思う回路設計構成部品により決定されるように、図３に示すｎ＋領域２０とｐ＋領域２８との間のような他の活性領域またはすべての活性領域を相互接続するために、必要であれば、１以上の他のシリサイド層４０が用いられてもよい。その後、ＶｃｃソースとＶｓｓソースへの接続を形成するために、通常の処理、すなわち、適切なフィールド酸化物と、ＶｃｃソースとＶｓｓソースのそれぞれに接続するコンタクト用のメタライゼーション層とを設ける処理が行われる。
【００１８】
図１／図２の構造を形成するために利用されるプロセスステップは、図３／図４の構造を形成するものと同じであるが、図１／図２に示すシリサイド層３２を形成するのに必要なマスキングが、シリサイド層３２と結合する（すなわち、連続した表面を形成する）アンドープ領域にわたって、シリサイド層４０を形成できるように、必要に応じてさらなる開口部を含む点で異なる。シリサイド層３２と結合する、シリサイド層４０を規定する開口部は、標準的な上側レベルの金属層相互接続をシリサイド層相互接続で取り替えて、潜在的なリバースエンジニアリング作業を防止するように、必要に応じて開発者により選択されてもよい。
【００１９】
図３／図４に示されているような特徴をもつデバイスを見て、リバースエンジニアが、例えば、ｎ＋領域２２とｐ＋ソース／ドレイン１４との間、またはｐ＋領域２８とｎ＋ソース／ドレイン２０との間に接続があるかを決定／検出しようとすれば、通常、基板まで下方にエッチングすることになる。しかしながら、シリサイド層が薄く（例えば、１００Å）、光学的に検出しにくいため、エッチングを実行すると、それも侵食されてしまう。このような状況では、リバースエンジニアは、ほとんどの場合、ｎ＋領域２２とｐ＋ソース／ドレイン１４との間に接続はないと結論づけてしまうであろう。したがって、回路を上手く偽装できたことになる。
【００２０】
本発明によれば、本発明の本質は、１つの注入領域と別の注入領域との間の新規の横方向の相互接続であり、より一般的に言えば、それらの領域の少なくとも１つが金属でない相互接続である。本発明による相互接続のシリサイド層は、抵抗を最小化（導電性を最大化）し、構造的な完全性を与えることができる厚みをもたせるが、リバースエンジニアがシリサイド層の相互接続を検出できない程度の薄さに形成される。この最適な厚み／薄さが、通常、１００Å〜２００Åの範囲のものであると言える。
【００２１】
実際のところ、シリサイド層の存在を検出可能な技術が存在するが、最新の集積回路チップに設けられているかなりの数の半導体デバイスを考えると、それらの技術は現実的なものではない。例えば、マイクロプローブを用いて、コネクタでその接続性を決定するために精査し、または接続断面分析が特定の領域で行われてよい。しかしながら、これらの技術は、一度に１つの小さな領域のみにしか適用されない。したがって、数十万個またはそれ以上のこれらのコネクタを備える通常の回路のリバースエンジニアリングに、これらの技術を用いることは極めて困難なことになる。リバースエンジニアリングによりチップからデザインを取り出すために、このようなすべての接続を決定するのに伴う作業や時間は、あまりにも過度のものであるため、実用的でない。
【００２２】
本発明をＣＭＯＳ対に対して記載してきたが、本発明は、半導体ダイオード、トランジスタ、メモリデバイスなど、シリサイド（サリサイド）を利用できる他の半導体デバイスでも実行できることは、当業者であれば理解されよう。また、接続された領域間のシリサイド経路は、直線である必要はない。同様に、本発明は、ＣＭＯＳ基板がＮ型であり、ウェルがＰウェルである場合にも実行できることを理解すべきである。
【図面の簡単な説明】
【図１】 従来技術のＣＭＯＳ対の概略平面図である。
【図２】 線Ａ−Ａに沿って切り取った、図１に示す従来技術のＣＭＯＳ対の概略側断面図である。
【図３】 本発明によるＣＭＯＳ対の実施形態の概略平面図である。
【図４】 線Ｂ−Ｂに沿って切り取った、図３に示す本発明によるＣＭＯＳ対の実施形態の概略側断面図である。

Claims (20)

  1. リバースエンジニアリングから半導体集積回路を保護する方法であって、
    半導体基板を準備するステップと、
    前記基板上に複数の半導体活性領域を形成するステップであって、前記半導体活性領域が、前記半導体基板の一部分によって、相互に分離されているところのステップと、
    相互接続検出防止のための連続するシリサイド層を形成するステップであって、連続する前記シリサイド層は、前記半導体活性領域のうちの少なくとも１つの活性領域全体に亘り、そして、選択された基板領域の少なくとも一部分に形成されており、連続する前記シリサイド層は、複数の前記半導体活性領域のうちの前記少なくとも１つの活性領域と他の活性領域とを電気的に相互接続するところのステップと、
    メタライゼーション層を、電源および連続する前記シリサイド層に接続するステップであって、連続する前記シリサイド層は、前記電源と、複数の前記半導体活性領域のうちの前記少なくとも１つの活性領域および他の活性領域との間の電気接続をもたらすところのステップと
    を含む方法。
  2. 基板上に複数の半導体活性領域を形成する前記ステップは、基板上にＣＭＯＳ対を形成するステップを含む、請求項１に記載の方法。
  3. 相互接続検出防止のためのシリサイド層を形成する前記ステップは、
    前記基板にわたって、第１のシリサイド層を介してＶｓｓソースを、ｎ＋ソース／ドレインに相互接続し、そして、
    前記基板にわたって、第２のシリサイド層を介してＶｃｃソースを、ｐ＋ソース／ドレインに相互接続する
    ことを含む、請求項２に記載の方法。
  4. 半導体集積回路の相互接続部分を隠すための方法であって、
    半導体基板を準備するステップと、
    前記基板上に複数の半導体活性領域を形成するステップであって、複数の前記活性領域のうちの少なくとも２つが、前記基板の一部によって相互に分離されているところのステップと、
    相互接続検出防止のための連続するシリサイド層を形成するステップであって、前記シリサイド層は、前記少なくとも２つの活性領域全体に亘り、そして、複数の前記活性領域のうちの前記少なくとも２つを分離する、基板の前記一部分の少なくとも一部に形成されており、連続する前記シリサイド層は、前記２つの活性領域を電気的に相互接続するところのステップと、
    メタライゼーション層を、電源および連続する前記シリサイド層に接続するステップであって、連続する前記シリサイド層は、前記電源と、前記２つの活性領域との間の電気接続をもたらすところのステップと
    を含む方法。
  5. 相互接続検出を防止するための方法であって、
    半導体基板を準備するステップと、
    前記基板上に複数の半導体活性領域を形成するステップであって、前記半導体活性領域が、前記半導体基板の一部分によって、相互に分離されているところのステップと、
    相互接続検出防止のための連続する、薄い平坦なシリサイド層を形成するステップであって、連続する薄い平坦な前記シリサイド層は、前記半導体活性領域のうちの少なくとも１つの活性領域全体に亘り、そして、前記少なくとも１つの半導体活性領域を他の活性領域に相互接続するための選択された基板領域に形成されており、連続する前記シリサイド層は、２００Å以下の厚さを有しているところのステップと、
    メタライゼーション層を、電源および連続する前記シリサイド層に接続するステップであって、連続する前記シリサイド層は、前記電源と、前記少なくとも１つの半導体活性領域および他の活性領域との間の電気接続をもたらすところのステップと
    を含む方法。
  6. 薄い平坦なシリサイド層は、１００Åから２００Åの厚さを有している、請求項５に記載の方法。
  7. 基板上に複数の半導体活性領域を形成する前記ステップは、基板上にＣＭＯＳ対を形成するステップを含む、請求項５に記載の方法。
  8. 薄い平坦なシリサイド層を形成する前記ステップは、
    前記基板にわたって、第１のシリサイド層を介してＶｓｓソースを、ｎ＋ソース／ドレインに相互接続し、そして、
    前記基板にわたって、第２のシリサイド層を介してＶｃｃソースを、ｐ＋ソース／ドレインに相互接続する
    ことを含む、請求項５に記載の方法。
  9. 半導体集積回路の接続部分を隠すための方法であって、
    基板に複数の第１の領域の組を形成するステップであって、複数の第１の領域の前記組における第１の領域の各々は、使用時に、これに関連付けられたメタライゼーション層を介して、電源に接続されているところのステップと、
    前記基板に複数の第２の領域の組を形成するステップであって、複数の第２の領域の前記組における第２の領域の各々は、前記基板の少なくとも一部分によって、複数の第１の領域の前記組における第１の領域の各々から分離しているところのステップと、
    前記第１の領域と、前記第２の領域と、前記電源とを選択的に電気的に接続するための連続するシリサイド層を形成するステップであって、連続する前記シリサイド層は、複数の第１の領域の前記組における少なくとも１つの第１の領域の全体に亘って、そして、複数の第２の領域の前記組における少なくとも１つの第２の領域の全体に亘って、そして、前記少なくとも１つの第１の領域と前記少なくとも１つの第２の領域との間における、前記基板の前記一部分の少なくとも一部に位置しているところのステップと
    を含み、
    前記連続するシリサイド層は、更に、前記電源と、前記基板における、前記複数の第１の領域の組のうちの前記少なくとも１つの第１の領域と、前記複数の第２の領域の組のうちの前記少なくとも１つの第２の領域との間の電気接続をもたらすことを特徴とする方法。
  10. 前記第１の領域は、第１の導電性を有しており、前記第２の領域は、第２の導電性を有している、請求項９に記載の方法。
  11. 半導体集積回路の接続部分を隠すための方法であって、
    半導体基板を準備するステップと、
    前記基板上に第１及び第２の複数の半導体活性領域を形成するステップであって、前記第１及び第２の半導体活性領域が、前記半導体基板の一部分によって、相互に分離されているところのステップと、
    連続するシリサイド層を形成するステップであって、連続する前記シリサイド層は、前記第１及び第２の複数の半導体活性領域の各々のうちの少なくとも１つの活性領域全体に亘り、これと接触し、そして、基板の選択された領域の少なくとも一部分と接触するように形成されており、連続する前記シリサイド層は、前記第１の複数の半導体活性領域のうちの前記少なくとも１つの活性領域と、前記第２の複数の半導体活性領域のうちの少なくとも１つとを電気的に相互接続するところのステップと、
    メタライゼーション層を、電源および連続する前記シリサイド層に接続するステップであって、前記連続するシリサイド層は、前記電源と、前記複数の第１の半導体活性領域のうちの前記少なくとも１つの活性領域と、前記複数の第２の半導体活性領域のうちの前記少なくとも１つの活性領域との間の電気接続をもたらすところのステップと
    を含む方法。
  12. 基板上に複数の半導体活性領域を形成する前記ステップは、基板上にＣＭＯＳ対を形成するステップを含む、請求項１１に記載の方法。
  13. 連続するシリサイド層を形成する前記ステップは、
    前記基板にわたって、第１のシリサイド層を介してＶｓｓソースを、ｎ＋ソース／ドレインに相互接続し、そして、
    前記基板にわたって、第２のシリサイド層を介してＶｃｃソースを、ｐ＋ソース／ドレインに相互接続する
    ことを含む、請求項１２に記載の方法。
  14. 半導体集積回路の接続部分を隠すための方法であって、
    半導体基板を準備するステップと、
    前記基板上に複数の半導体活性領域を形成するステップであって、複数の前記活性領域のうちの少なくとも２つが、前記半導体基板の一部分によって、相互に分離されているところのステップと、
    連続するシリサイド層を形成するステップであって、前記シリサイド層は、前記少なくとも２つの活性領域全体に亘り、これと接触し、そして、複数の前記活性領域のうちの前記少なくとも２つを分離する基板の前記一部分の少なくとも一部と接触するように形成されており、連続する前記シリサイド層は、前記少なくとも２つの活性領域を電気的に相互接続するところのステップと、
    メタライゼーション層を、電源および連続する前記シリサイド層に接続するステップであって、連続する前記シリサイド層は、前記電源と、前記少なくとも２つの活性領域との間の電気接続をもたらすところのステップと
    を含む方法。
  15. 半導体基板を準備するステップと、
    前記基板上に複数の半導体活性領域を形成するステップであって、前記半導体活性領域が、前記半導体基板の一部分によって、相互に分離されているところのステップと、
    相互接続検出防止のための連続する、薄い平坦なシリサイド層を形成するステップであって、連続する薄い平坦な前記シリサイド層は、複数の半導体活性領域のうちの少なくとも１つと接触すると共に、前記少なくとも１つの半導体活性領域を他の活性領域と相互接続するための、基板の選択された領域に接触しており、連続する前記シリサイド層は、２００Å以下の厚さを有しているところのステップと、
    メタライゼーション層を、電源および連続する前記シリサイド層に接続するステップであって、連続する前記シリサイド層は、前記電源と、前記少なくとも１つの半導体活性領域および他の活性領域との間の電気接続をもたらすところのステップと
    を含む方法。
  16. 薄い平坦なシリサイド層は、１００Åから２００Åの厚さを有している、請求項１５に記載の方法。
  17. 基板上に複数の半導体活性領域を形成する前記ステップは、基板上にＣＭＯＳ対を形成するステップを含む、請求項１５に記載の方法。
  18. 薄い平坦なシリサイド層を形成する前記ステップは、
    前記基板にわたって、第１のシリサイド層を介してＶｓｓソースを、ｎ＋ソース／ドレインに相互接続し、そして、
    前記基板にわたって、第２のシリサイド層を介してＶｃｃソースを、ｐ＋ソース／ドレインに相互接続する
    ことを含む、請求項１５に記載の方法。
  19. 半導体集積回路の接続部分を隠すための方法であって、
    基板に複数の第１の領域の組を形成するステップであって、複数の第１の領域の前記組における第１の領域の各々は、使用時に、これに関連付けられたメタライゼーション層を介して、電源に接続されているところのステップと、
    前記基板に複数の第２の領域の組を形成するステップであって、複数の第２の領域の前記組における第２の領域の各々は、前記基板の少なくとも一部分によって、複数の第１の領域の前記組における第１の領域の各々から分離しているところのステップと、
    前記第１の領域と、前記第２の領域と、前記電源とを選択的に電気的に接続するための連続するシリサイド層を形成するステップであって、連続する前記シリサイド層は、複数の第１の領域の前記組における少なくとも１つの第１の領域と接触し、そして、複数の第２の領域の前記組における少なくとも１つの第２の領域と接触し、そして、前記少なくとも１つの第１の領域と前記少なくとも１つの第２の領域との間における、前記基板の前記一部分の少なくとも一部と接触しているところのステップと
    を含み、
    前記連続するシリサイド層は、更に、前記電源と、前記複数の第１の領域の組のうちの前記少なくとも１つの第１の領域と、前記複数の第２の領域の組のうちの前記少なくとも１つの第２の領域との間の電気接続をもたらすことを特徴とする方法。
  20. 前記第１の領域は、第１の導電性を有しており、前記第２の領域は、第２の導電性を有している、請求項１９に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180070470A (ko) * 2016-12-16 2018-06-26 인피니온 테크놀로지스 아게 반도체 칩

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6396368B1 (en) 1999-11-10 2002-05-28 Hrl Laboratories, Llc CMOS-compatible MEM switches and method of making
US6815816B1 (en) 2000-10-25 2004-11-09 Hrl Laboratories, Llc Implanted hidden interconnections in a semiconductor device for preventing reverse engineering
US7294935B2 (en) * 2001-01-24 2007-11-13 Hrl Laboratories, Llc Integrated circuits protected against reverse engineering and method for fabricating the same using an apparent metal contact line terminating on field oxide
US6791191B2 (en) 2001-01-24 2004-09-14 Hrl Laboratories, Llc Integrated circuits protected against reverse engineering and method for fabricating the same using vias without metal terminations
US6459629B1 (en) * 2001-05-03 2002-10-01 Hrl Laboratories, Llc Memory with a bit line block and/or a word line block for preventing reverse engineering
US6740942B2 (en) 2001-06-15 2004-05-25 Hrl Laboratories, Llc. Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact
US6774413B2 (en) 2001-06-15 2004-08-10 Hrl Laboratories, Llc Integrated circuit structure with programmable connector/isolator
US6897535B2 (en) * 2002-05-14 2005-05-24 Hrl Laboratories, Llc Integrated circuit with reverse engineering protection
US6762464B2 (en) * 2002-09-17 2004-07-13 Intel Corporation N-p butting connections on SOI substrates
US7049667B2 (en) * 2002-09-27 2006-05-23 Hrl Laboratories, Llc Conductive channel pseudo block process and circuit to inhibit reverse engineering
US6924552B2 (en) * 2002-10-21 2005-08-02 Hrl Laboratories, Llc Multilayered integrated circuit with extraneous conductive traces
US6979606B2 (en) 2002-11-22 2005-12-27 Hrl Laboratories, Llc Use of silicon block process step to camouflage a false transistor
AU2003293540A1 (en) * 2002-12-13 2004-07-09 Raytheon Company Integrated circuit modification using well implants
GB0410975D0 (en) 2004-05-17 2004-06-16 Nds Ltd Chip shielding system and method
US7242063B1 (en) 2004-06-29 2007-07-10 Hrl Laboratories, Llc Symmetric non-intrusive and covert technique to render a transistor permanently non-operable
DE102005028905A1 (de) * 2005-06-22 2006-12-28 Infineon Technologies Ag Transistorbauelement
US8168487B2 (en) * 2006-09-28 2012-05-01 Hrl Laboratories, Llc Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer
JP5135992B2 (ja) * 2007-10-24 2013-02-06 ソニー株式会社 半導体装置およびその製造方法
DE102008014750A1 (de) 2008-03-18 2009-10-01 Siemens Aktiengesellschaft Gehäuse zum Schutz vor Nachbau
US8510700B2 (en) 2009-02-24 2013-08-13 Syphermedia International, Inc. Method and apparatus for camouflaging a standard cell based integrated circuit with micro circuits and post processing
US9735781B2 (en) 2009-02-24 2017-08-15 Syphermedia International, Inc. Physically unclonable camouflage structure and methods for fabricating same
US8418091B2 (en) 2009-02-24 2013-04-09 Syphermedia International, Inc. Method and apparatus for camouflaging a standard cell based integrated circuit
US8151235B2 (en) * 2009-02-24 2012-04-03 Syphermedia International, Inc. Camouflaging a standard cell based integrated circuit
US10691860B2 (en) 2009-02-24 2020-06-23 Rambus Inc. Secure logic locking and configuration with camouflaged programmable micro netlists
US8111089B2 (en) * 2009-05-28 2012-02-07 Syphermedia International, Inc. Building block for a secure CMOS logic cell library
US9437555B2 (en) 2011-06-07 2016-09-06 Verisiti, Inc. Semiconductor device having features to prevent reverse engineering
US9218511B2 (en) 2011-06-07 2015-12-22 Verisiti, Inc. Semiconductor device having features to prevent reverse engineering
US9287879B2 (en) * 2011-06-07 2016-03-15 Verisiti, Inc. Semiconductor device having features to prevent reverse engineering
US8975748B1 (en) 2011-06-07 2015-03-10 Secure Silicon Layer, Inc. Semiconductor device having features to prevent reverse engineering
US9479176B1 (en) 2013-12-09 2016-10-25 Rambus Inc. Methods and circuits for protecting integrated circuits from reverse engineering
US10923596B2 (en) 2019-03-08 2021-02-16 Rambus Inc. Camouflaged FinFET and method for producing same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4267578A (en) * 1974-08-26 1981-05-12 Texas Instruments Incorporated Calculator system with anti-theft feature
US4139864A (en) * 1976-01-14 1979-02-13 Schulman Lawrence S Security system for a solid state device
US4583011A (en) * 1983-11-01 1986-04-15 Standard Microsystems Corp. Circuit to prevent pirating of an MOS circuit
JP2755613B2 (ja) 1988-09-26 1998-05-20 株式会社東芝 半導体装置
EP0463373A3 (en) 1990-06-29 1992-03-25 Texas Instruments Incorporated Local interconnect using a material comprising tungsten
JP2978736B2 (ja) * 1994-06-21 1999-11-15 日本電気株式会社 半導体装置の製造方法
US5783846A (en) * 1995-09-22 1998-07-21 Hughes Electronics Corporation Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering
JPH1056082A (ja) * 1996-08-07 1998-02-24 Mitsubishi Electric Corp 半導体集積回路装置及びその製造方法
US5976943A (en) * 1996-12-27 1999-11-02 Vlsi Technology, Inc. Method for bi-layer programmable resistor
US6326675B1 (en) 1999-03-18 2001-12-04 Philips Semiconductor, Inc. Semiconductor device with transparent link area for silicide applications and fabrication thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180070470A (ko) * 2016-12-16 2018-06-26 인피니온 테크놀로지스 아게 반도체 칩
US10410980B2 (en) 2016-12-16 2019-09-10 Infineon Technologies Ag Semiconductor chip
KR102070740B1 (ko) * 2016-12-16 2020-01-29 인피니온 테크놀로지스 아게 반도체 칩

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