JP5144667B2 - リバースエンジニアリングに対する改善された抵抗力を有する半導体チップ - Google Patents

リバースエンジニアリングに対する改善された抵抗力を有する半導体チップ Download PDF

Info

Publication number
JP5144667B2
JP5144667B2 JP2009530536A JP2009530536A JP5144667B2 JP 5144667 B2 JP5144667 B2 JP 5144667B2 JP 2009530536 A JP2009530536 A JP 2009530536A JP 2009530536 A JP2009530536 A JP 2009530536A JP 5144667 B2 JP5144667 B2 JP 5144667B2
Authority
JP
Japan
Prior art keywords
transistors
channel
active region
region
interconnected
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009530536A
Other languages
English (en)
Other versions
JP2010505279A (ja
Inventor
クラーク，ウィリアム，エム．，ジュニア
チョウ，ラップ，ワイ
ハービソン，ギャビン
オウヤン，ポール
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HRL Laboratories LLC
Raytheon Co
Original Assignee
HRL Laboratories LLC
Raytheon Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by HRL Laboratories LLC, Raytheon Co filed Critical HRL Laboratories LLC
Publication of JP2010505279A publication Critical patent/JP2010505279A/ja
Application granted granted Critical
Publication of JP5144667B2 publication Critical patent/JP5144667B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/57—Protection from inspection, reverse engineering or tampering
    • H01L23/573—Protection from inspection, reverse engineering or tampering using passive means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、一般に集積回路（ＩＣ）と半導体デバイスとに関し、また半導体デバイスがどのように機能するかをリバースエンジニアが認識するのを困難にするカモフラージュ技法を集積回路と半導体デバイスとが使用する集積回路と半導体デバイスの製造方法に関する。本明細書は、リバースエンジニアを混乱させるために不明確な特徴を使用して集積回路における活性領域のプログラム可能な接続と絶縁とを開示する。
[関連出願への相互参照]
本出願は、J. P. Baukus, Lap Wai Chow and W. C. Clarkによって２００１年１月１１日に出願された「２重ポリシリコン層ＣＭＯＳプロセスを使用して実現された回路保護」（Circuit Protection Implemented Using a Double Polysilicon Layer CMOS Process）と題する同時係属中の米国特許出願第０９／７５８，７９２号に関する。
本出願はまた、その開示内容が引例によってここに組み込まれている、Lap Wai Chow, W. C. Clark, J. P. Baukus and G. Harbisonによって２００３年８月７日に出願された「擬似(false)トランジスタをカモフラージュするためのシリコンブロックプロセスステップの使用」(Use of Silicon Block Process Step to Camouflage a False Transistor）と題する同時係属中の米国特許出願第１０／６３７，８４８号（２００５年１２月２７日に発行された現米国特許第６，９７９，６０６号）に関する。
本発明は、本発明者等と同じ発明者等の一部の者によって下記の米国特許に関係付けられる：
（１）米国特許第５，８６６，９３３号、５，７８３，３７５号および６，２９４，８１６号は、トランジスタ間の注入（したがって隠されて埋め込まれた）ライン(implanted line)によってＣＭＯＳ回路内のトランジスタを接続することを教示している。注入ラインは、ｐ＋およびｎ＋ソース／ドレインマスクを修正することによって形成される。これらの注入相互接続部は、３入力ＡＮＤまたはＯＲ回路をリバースエンジニアに実質的に同じに見えるようにするために使用される。また相互接続は、トランジスタ間の接続を、したがってトランジスタの機能を解明しようとするためにリバースエンジニアにＩＣをより深く調査することを余儀なくさせる。
（２）米国特許第５，７８３，８４６号、５，９３０，６６３号および６，０６４，１１０号は、トランジスタ間の注入接続ラインにギャップを与えるためにソース／ドレイン注入マスクを修正することを教示している。ギャップの長さは、使用されるＣＭＯＳ技術のほぼ最小特徴要素サイズである。このギャップが１種の注入で「満たされて」いれば、ラインは導通しているが、このギャップが別の１種の注入で「満たされて」いればラインは導通しない。意図的なギャップは、「チャネルブロック」と呼ばれる。リバースエンジニアは、使用されているＣＭＯＳプロセスの最小特徴要素サイズにおける注入タイプを解明することに基づいて接続を決定することを余儀なくされる。
（３）米国特許第６，１１７，７６２号は、リバースエンジニアリングから半導体集積回路を保護するための方法と装置とを教示している。半導体活性領域は基板上に形成され、またシリサイド層は、半導体活性領域の少なくとも１つの活性領域上と選択された基板領域上に形成される。シリサイド層は少なくとも１つの活性領域をもう１つの活性領域に接続する。
複雑な集積回路と半導体デバイスの製造は、このようなデバイスを設計することに関係する洗練された技術的才能の多くの時間のために高価な事業になる可能性がある。更に集積回路は、ファームウエアの形のソフトウエアが符号化されたリードオンリーメモリ（および／またはＥＥＰＲＯＭを含み得る。更に集積回路は、情報の暗号化を含むアプリケーションにしばしば使用される。暗号化された情報を機密にしておくために、デバイスはリバースエンジニアリングされることから保護されるべきである。このように、集積回路と他の半導体デバイスとをリバースエンジニアリングされることから保護するための種々の理由が存在し得る。
リバースエンジニアを寄せ付けないために、当分野では集積回路をリバースエンジニアにとってより困難にするための種々の技法が知られている。１つの技法は、各トランジスタ（特にＣＭＯＳデバイスのための各ＣＭＯＳトランジスタペア）の慎重な分析を実行することをリバースエンジニアに余儀なくさせて、集積回路をリバースエンジニアリングするために自動回路・パターン認識技法を使用する試みを妨げて、トランジスタ間の接続を決定し困難にすることである。集積回路は何十万、何百万というトランジスタを有する可能性があるので、１デバイス内の各トランジスタを慎重に分析することをリバースエンジニアに余儀なくさせることは、デバイスを首尾よくリバースエンジニアリングするためのリバースエンジニアの能力を事実上、妨げ得る。
導電層、例えばシリサイドは、半導体デバイスの製造時にしばしば使用される。特に０．５μｍ未満の最小特徴要素サイズを有する最新のＣＭＯＳプロセスでは、シリサイド層はゲート、ソースおよびドレイン接続部の導電性を改善するために使用される。典型的なデザインルールによれば、ソース／ドレイン領域という結果を生じる如何なる活性領域もしばしばシリサイド化される。
１つのリバースエンジニアリング技法は、化学機械研磨（ＣＭＰ）または他のエッチングプロセスによって、完成されたＩＣを層分離（de-layer）することを含む。エッチングプロセスは、ある条件下で、シリサイドが基板上に形成された場所と形成されていない場所との間の領域を、すなわちシリサイドブロックマスクステップとシリサイド層が基板上に堆積するのを構造体、例えばポリシリコンゲートが防止する領域とによって画定された領域を明らかにし得る。これらの領域は、ある種のエッチングの下でシリサイド化シリコン対非シリサイド化シリコンに関する異なるエッチング速度のために観察可能なトポロジー的差異が存在するので、明らかにされ得る。リバースエンジニアは、シリサイド化領域対非シリサイド化領域に着目することによって、デバイスの機能に関して想定を行ない得る。それからこの情報は、他の類似のデバイスの自動分類のためにデータベースに記憶され得る。
リバースエンジニアリングに対して保護する幾つかの方法は、幾つかのリバースエンジニアリング技法、例えば化学機械研磨（ＣＭＰ）または他のエッチング技法の下で発見され易い可能性がある。例えば図１Ａは、米国特許出願第０９／７５８，７９２号にしたがって作られた擬似トランジスタＦＴのエッチング後の可能な上面図を示す。擬似トランジスタの製造時に、また通常のデザインルールにしたがって、シリサイドブロックマスクは、シリサイド層１５（図１Ｂを参照のこと）が基板２２の活性領域１２、１６の上に完全に、またゲート層１４の上に任意選択的に配置されることを可能にする。ゲート層１４はポリシリコン層であり得る。ＣＭＰリバースエンジニアリングプロセスの間、ゲート層１４は除去され、それによって図１Ａに示されるような上下面図のようになる。図示のようにシリサイド層エッジ１８は、ゲートエッジ１１、１３に整列しており、したがってリバースエンジニアはゲートエッジ１１、１３に沿った１本のラインを見るだけである。
擬似トランジスタの上下面図は真正(true)トランジスタの上下面図とは異なっており、そのようなものとしてこの差異はトランジスタが真正トランジスタではないというサインであり得る。
機能的または真正トランジスタの場合図２Ａ、２Ｂに示されルように、シリサイド層エッジ１８’はゲート層１４に隣接して形成されたサイドウォールスペーサ１９の存在のためにポリシリコンゲート層１４からずれている。軽ドープド密度（ＬＤＤ）注入部(implant)１０は典型的には、ゲート層１４の形成後でサイドウォールスペーサの形成前に形成される。典型的には、サイドウォールスペーサ１９が形成された後に活性領域１２、１６が基板に形成される。活性領域１２、１６の形成は、サイドウォールスペーサ１９の下に在るＬＤＤ注入部１０の部分だけが効果的に留まるように、ＬＤＤ注入部の大部分を飽和させる。導電層、例えばシリサイド１５は典型的には、活性領域１２、１６の上とゲート層１４の上に配置される。サイドウォールスペーサ１９は、これらの領域における露出された基板の上にシリサイドが堆積するのを防止する。こうしてアーチファクト（仮構）エッジ１８’は真正トランジスタＴＴのゲート層１４のエッジ１１、１３から間隔をあけてほぼ平行に存在する。したがって図１Ａ、２Ａの上下面図の調査からリバースエンジニアは、この領域に元から配置されている構造体が実際には、（ｉ）ポリシリコンゲート１４のエッジ１１、１３から間隔をあけてほぼ平行になっているアーチファクトエッジ１８’の欠如によってリバースエンジニアを混乱させるように意図された擬似トランジスタＦＴ、または（ｉｉ）真正トランジスタＴＴであったと決定できる可能性がある。それからリバースエンジニアは、単一の集積回路デバイスまたはチップ上に形成された複数の真正トランジスタＴＴの間の擬似トランジスタＦＴの目印としてゲート層１４のエッジ１１、１３から離れてほぼ並行に存在するシリサイド層のアーチファクトエッジ１８’の欠如を認識するためのコンピュータソフトウエアをプログラムすることができる。
図１Ｂはゲート層１４に隣接する活性領域１２、１６を示し、また図２Ｂはゲート層１４に隣接するＬＤＤ注入部１０を示しているが、リバースエンジニアがＬＤＤ注入部１０と活性領域１２、１６との間のドーピングレベルとドーピングタイプ（ｎまたはｐ）の両方における差異を決定することが不可能ではないにしても極めて困難であることは理解されるべきである。
本発明者らの米国特許出願第１０／６３７，８４８号は、リバースエンジニアを混乱させるためにアーチファクトエッジを使用する半導体デバイスと半導体デバイスを製造する方法とを教示している。形成された実際のデバイスを表さないアーチファクトエッジを設けることは、リバースエンジニアを更に混乱させ、したがって、デバイスの実際の構成また機能に関する誤ったを招く。
本発明者らは更に、ＬＤＤ注入部が好適にはシリサイド層の賢明なパターン化と組み合わせて、リバースエンジニアを極めて混乱させ易い方法で異なるトランジスタの活性領域を相互接続する（または相互接続しない）ことを可能にするために、これらの教示を開発してきた。
米国特許出願第０９／７５８，７９２号 米国特許出願第１０／６３７，８４８号(現米国特許第６，９７９，６０６号） 米国特許第５，８６６，９３３号 米国特許第５，７８３，３７５号 米国特許第６，２９４，８１６号 米国特許第５，７８３，８４６号 米国特許第５，９３０，６６３号 米国特許第６，０６４，１１０号 米国特許第６，１１７，７６２号
ＣＭＯＳ論理回路におけるトランジスタ間の（より具体的にはトランジスタが形成された注入活性領域(implanted active area)間の）接続部が、リバースエンジニアによる観察が困難であるような方法で生成される技法が説明される。実際に接続が影響される構造体は活性領域間の軽ドープド密度（ＬＤＤ）注入領域であって、リバースエンジニアにとっての困難さは本発明の２つの態様と下記の構造体から生じる。第１に、接続または切離しは、活性領域のために使用されるドーパントのタイプ（ｎまたはｐ）に依存して「正しい(right)」ＬＤＤ注入部または「誤った(wrong)」ＬＤＤ注入部のいずれかを選択することによって同じ構造体によって行われ得る。ＬＤＤのドーパント密度は非常に小さいのでリバースエンジニアは、注入部が基板にいつ存在しているか、注入部の極性が何であるかを決定するために典型的なリバースエンジニアリング技法を使用できない。第２に、接続部はリバースエンジニアに明瞭に見える基板上の金属配線によっては作られず、その結果、表面へのエッチングが必要となる。通常のソースまたはドレイン活性領域に使用される注入部と比較してＬＤＤ注入部の比較的小さい密度のために、作られた接続部は導電性金属配線による、またはより重度の注入部による接続部より抵抗が大きい。その結果、この技法は好適には、信号電力を搬送しないで、むしろ回路の論理性能のために必要となるトランジスタを接続するために使用される。典型的なＩＣには多くのこのような接続部が存在し、したがって本発明を使用すれば、これらの「接続部」の全部または一部がリバースエンジニアには機能的に不明瞭に見えるように作られることが可能である。
もう１つの態様において本発明は、集積回路構造をカモフラージュしてリバースエンジニアリングに対するその抵抗力を強化するための方法と構造とを提供する。１つの半導体基板には複数のトランジスタが形成され、これらのトランジスタの少なくとも一部はサイドウォールスペーサの下に形成されたＬＤＤ領域を有するサイドウォールスペーサを有するタイプのものである。トランジスタは不明瞭な相互接続特徴要素とプログラム可能に相互接続され、これらの不明瞭な相互接続特徴要素の各々は、好適にはＬＤＤ領域と同じドーパント密度と、相互接続された活性領域間の電気通信をサポートする導電性タイプで形成されたチャネルのうちの選択されたチャネルと、電気通信を抑制しているがリバースエンジニアには電気通信をサポートしているように曖昧に見える導電性タイプで形成されたチャネルのうちの他の選択されたチャネルと、を有する半導体基板に形成されたチャネルを備える。
すべての金属層と酸化物層が擬似トランジスタから除去された後にリバースエンジニアが見ることのできるシリサイド層のアーチファクトエッジを示す図である。 図１Ａの擬似トランジスタの横断面図である。 すべての金属層と酸化物層が真正トランジスタから除去された後にリバースエンジニアが見ることのできるシリサイド層のアーチファクトエッジを示す図である。 図２Ａの従来技術の真正トランジスタの横断面図である。 この図上の活性領域によって示された２つの間隔をあけて配置された活性領域間にプログラム可能な接続または絶縁を与えるための構造を示す図である。 トランジスタの活性領域間のプログラム可能な接続または絶縁を有する、半導体チップ上に形成された複数のトランジスタを略図的に示す半導体チップの一部分の平面図である。 トランジスタの注入活性領域（この図のＮ＋活性領域）とＶｓｓとの間に接続または絶縁を与える構造を示す図である。 図４Ａの実施形態に類似しているが、本実施形態ではトランジスタの注入活性領域（この図のＰ＋活性領域）とＶｄｄとの間に接続または絶縁を与える構造を示す図である。
以下、本明細書は、本発明の２つの実施形態が示されている付属図面を参照しながら下記に、より十分に説明される。本発明は、多くの異なる形で具現化されることが可能であって、本明細書に説明される実施形態に限定されると解釈されるべきはでない。
当分野では半導体デバイスを製造する多くの方法が周知である。下記の論議は、リバースエンジニアを混乱させるために半導体デバイスの製造時に使用される導電層ブロックマスクを修正することに焦点を合わせている。本論議は、当分野において周知である半導体製造の詳細事項のすべてを与えるようには意図されていない。更に下記の詳細な説明は、半導体基板における注入領域の形成を論じている。当業者は、半導体基板にドーパントを加えることによって形成される半導体基板における領域が注入と拡散とを含む多くの技法によって形成され得ることを認める。本開示の観点から注入は好適な技法であるが、当業者は、所望であれば代替として他の領域形成技法も使用され得ることを理解すべきである。
リバースエンジニアを混乱させるために、リバースエンジニアが他のリバースエンジニアリング探知防止技法で製造されたデバイスを調査するときに見られるシリサイド層のアーチファクトエッジの配置は、前に言及された特許出願に記載されているように変えられ得る。リバースエンジニアリング探知防止技法では、真正あるいは動作可能トランジスタと共に擬似あるいは動作不可能トランジスタが使用され得る。幾つかの擬似トランジスタは図１Ｂに見られるようにサイドウォールスペーサなしで製造されるが、対応する真正トランジスタは図２Ｂに示されたようにサイドウォールスペーサ１９を有する。デバイスの注入ソースおよびドレインの導電性タイプに依存して、当分野で周知のように井戸２０が形成され得る。サイドウォールスペーサ１９の下のドープド領域１０は、ドーピングのレベルがソースおよびドレイン領域１２、１６のドーピングレベルと比較してかなり軽いので軽ドープド密度（ＬＤＤ）領域と呼ばれる。上下面図から、また大抵のリバースエンジニアリング技法が使用されるとき、これらの擬似トランジスタは動作可能なトランジスタと同じに見える。しかしながら、幾つかのリバースエンジニアリング技法、例えば化学機械研磨（ＣＭＰ）または他のエッチングプロセスを使用すると、シリサイド層のアーチファクトエッジは露出させられ、これによって利用されているリバースエンジニアリング探知防止技法を暴露する可能性がある（すなわちリバースエンジニアは擬似トランジスタの存在を探知する方法を発見する）。図１Ａに示されるように、幾つかの擬似トランジスタに関して、シリサイド層１５のアーチファクトエッジ１８は、ゲート層１４のエッジ１１、１３と一致する。しかしながら、図２Ａに示されるような動作可能なトランジスタでは、シリサイド層１５のアーチファクトエッジ１８’はゲート層１４のエッジ１１、１３からサイドウォールスペーサ１９の幅だけずれている。
動作不能トランジスタがリバースエンジニアには動作可能トランジスタに見えるように動作不能トランジスタ上にアーチファクトエッジを配置するための技法は、前に論じられた本発明者らの同時係属中の米国特許出願第１０／６３７，８４８号に論じられている。
現在開示されている技法はまた、接続部がリバースエンジニアによる観察が困難であるような方法でＣＭＯＳ論理回路内のトランジスタ間の（より具体的にはトランジスタが形成された注入活性領域間の）接続部が形成されることを可能にする。図３、５Ａ、５Ｂには２つの活性領域１２’、１６が描かれている。各活性領域１２’、１６は、異なるトランジスタに関連している。ここでは、活性領域１６は、機能的トランジスタまたは非機能的トランジスタデバイス、例えば図１Ｂ、２Ｂに示されたトランジスタのいずれかの活性領域に対応することが想定されている。図３は図１Ｂまたは２Ｂの線Ａ−Ａに沿って取られた断面図に対応する。他の活性領域１２’は、動作可能（したがって真正トランジスタ）または動作不能（したがって擬似トランジスタ）いずれかの第２のトランジスタの活性領域である。各トランジスタは、図１Ｂに示された（擬似トランジスタが利用される場合）、あるいは図２Ｂに示された（真正トランジスタが利用される場合）それ自身のゲート領域を有する。ゲート領域は図３の断面図に示された基板の主要面の上および／または下に方向付けされ得るか、あるいはゲート領域は所望であればフィールド酸化膜（ＦＯ）が現在示されている場所の活性領域の外に配置され得る。当業者は、図示されたように、あるいは説明されたように図示の活性領域１２、１６に隣接してゲート領域を適当に位置付けることができるはずである。
２つの活性領域間で接続が達成される構造体は、活性領域１２’、１６間に配置された軽ドープド密度（ＬＤＤ）領域またはチャネル２１である。チャネル２１は好適には、半導体注入技法を使用して形成されるが、その代わりに領域またはチャネル２１を形成するために、また実に活性領域１２’、１６も同様に形成するために、当業者に公知の他の周知の半導体製造技法が使用され得る。
軽ドープド密度（ＬＤＤ）領域またはチャネル２１は、好適には領域またはチャネル２１、例えば注入を形成するために使用される同じ製造技法によって形成されるＬＤＤ領域１０と同時にまた同じドーパント濃度およびドーパント深さで形成されるが、その極性は（ｉ）ｎ型または（ｉｉ）ｐ型トランジスタのＬＤＤ領域１０と同時に形成されるかどうかに依存する。そのようなものとして、（ｉ）ｎ型および（ｉｉ）ｐ型トランジスタの両方のＬＤＤ領域１０はＣＭＯＳデバイスを製造するときに形成されるので、この技術を実行するために従来のＣＭＯＳプロセスに更なるプロセスが追加されることが必要とされるべきではない。したがって領域またはチャネル２１の極性は、領域またはチャネル２１がｎ型またはｐ型ドーピングを有するかどうかを選択することによって所望どおりにプログラムされ得る。
リバースエンジニアにとっての困難さは、本発明の２つの態様と本構造から生じる。第１に、接続または切離しは、接続された活性領域のために使用されたドーパントのタイプ（ｎまたはｐ）に依存して「正しい」ＬＤＤ注入導電性タイプまたは「誤った」ＬＤＤ注入導電性タイプのいずれかを選択することによって同じ構造体２１によって行われ得る。例えば、活性領域１２’、１６がｎ型であれば、これらの活性領域を相互接続するｎ型ＬＤＤチャネル２１は領域１２’、１６間に導電経路を形成するが、活性領域１２’、１６が再びｎ型であって領域２１がｐ型導電性を創生するドーパントを使用して形成されるのであれば、領域１２’、１６間に導電チャネルは形成されない。ＬＤＤのドーパント密度はソースおよび／またはドレイン活性領域に通常使用される投与量と比較して十分に小さいので、リバースエンジニアは（ｉ）ＬＤＤ領域および／またはチャネル２１が基板のどこに生じるか、また（ｉｉ）それらの導電性タイプは何であるかの両方を決定するためにリバースエンジニアの従来のリバースエンジニアリング技法を容易に使用することはできない。チャネル２１は他のＬＤＤ領域１０が形成されるときに形成されるので、チャネル２１は同じ比較的低いドーパント密度を有し、リバースエンジニアはチャネル２１が存在知るかどうかを決定する際にある程度の困難さを有し、チャネル２１が導電性または非導電性であるかどうかを決定する際により大きな困難さを有する。第２に、領域１２’、１６間の接続部は、基板上の従来の金属層（リバースエンジニアに明瞭に見える）によっては作られず、したがってチャネル２１によって形成された接続部を「見る」ために表面のエッチングがリバースエンジニアによって必要とされる。チャネル２１は好適にはＬＤＤドーピングレベルを有するので、これらはエッチング技法を使用しても見ることが困難である。またチャネル２１は好適にはＬＤＤドーピングレベルを有するので、それらの極性（ｎ型またはｐ型）は決定されることがより困難である。またリバースエンジニアが所与のチップ上の数千個のチャネル２１を見つけ出してそれらの極性を決定しようとしなくてはならないとすれば、リバースエンジニアは解決すべき多大の時間を要する問題を有することになる。
典型的なソースまたはドレイン活性領域で使用される不純物投与量と比較してＬＤＤ不純物投与量（ＬＤＤ領域をｎ型またはｐ型にするために使用される）の好適な比較的小さな濃度のために、作られた接続部２１（これらが接続している活性領域と同じ導電性タイプであるとき）導電性金属配線またはより高いドーパント濃度によるよりも高抵抗である。その結果、この技法は好適には、（例えばＲＦ電力トランジスタのように）信号電力を搬送しないトランジスタの活性領域を接続するために使用されるが、むしろ好適には例えば意図された回路の論理動作に使用される低電力トランジスタを相互接続するために使用される。典型的なＩＣには多くのこのような低電力接続部が存在し、したがって本発明を使用すれば、これらの「接続部」の全部または一部はリバースエンジニアには機能的に曖昧に見えるように作られることが可能である。
領域またはチャネル２１を利用する設計者は下記のオプションを有する：
（ｉ）２つのＮ＋領域１２’、１６間に接続部を作るために、注入部２１はｎ型ＬＤＤ注入部である。
（ｉｉ）その代わりに２つのＮ＋領域１２’、１６を絶縁するために、その代わり利用されるプロセスの詳細と注入レベルとに依存して、チャネル２１を設けずにｐ井戸２０に依存するか、あるいはｐ型ＬＤＤ投与をチャネル２１に与えることができる。
Ｌ１とＬ２とに関する設計の制約条件は下記の通りである：
（ｉ）隣接トランジスタの活性領域間の距離であるＬ１（図３を参照のこと）は好適には、合理的に可能な限り小さくすべきであり（チャネル２１の抵抗を減らすために）、Ｌ１の値は典型的には使用されるＣＭＯＳ製造プロセスに関するデザインルールによって指定される。
（ｉｉ）Ｌ２は、マスクの位置合わせ誤差による、この場合あり得るような、シリサイド１５からチャネル２１、基板２２または井戸２０への短絡が存在しないことを保証するために最小シリサイドブロックオーバーラップＳ／Ｄ注入部（すなわちこの図における注入部１２’、１６）である。
チャネル２１が擬似非導電性チャネルであるように意図されているならば、このチャネルが非導電性であることが望まれる時にはシリサイドがこれをオーバーレイすることを可能にする（これが活性領域１２’、１６に接触する点で）ことがチャネル２１を導電性にする。チャネル２１が導電性であると想定されるならば、シリサイドがオーバーレイすることを可能にすることはその導電性に悪影響を与えることはなく、また所望はリバースエンジニアを混乱させることであるから、シリサイドは好適には、導電性チャネル２１と非導電性チャネル２１の両方が、上を覆っているシリサイド層の構成とは反対にチャネル２１の導電性タイプの関数として導電性または非導電性であるように（上を覆っているシリサイド層の構成はチャネル２１の存在および導電性タイプ−極性−より容易にリバースエンジニアによって探知されるので）、このチャネルの少なくとも一端においてチャネル２１から間隔をあけて配置される（導電性チャネルと非導電性チャネルの両方に関して）。
距離Ｌ２は通常、典型的なサイドウォールスペーサの厚さより大きい。
図３に関する上記の論議は、ｐ型井戸２０を有するｎ型構造を参照している。ｐ型構造は反対の導電性タイプ（使用されるのであればソース、ドレインおよびそれらの関連ＬＤＤ領域に関してｎ型）のドーピングを使用するが、そうでなければ同じ構造配置が適用される。基板２２における井戸２０の使用は、当分野では周知であるように任意選択的であり得る。また活性領域１２’、１６および井戸領域２０は好適には注入技法を使用して形成されるが、半導体材料にドーパントを加えるために他の技法も使用され得るので、本発明がこれらの領域または図示された領域およびチャネルのいずれを形成するためにも注入技法の使用を必ずしも必要としないことは理解される。基板は典型的にはシリコンであり得るが、本明細書に開示された技法はシリコン系半導体材料技術に限定されない。
図４は、本技術がリバースエンジニアリングに対して抵抗力のある半導体チップを設計および／または製造する際に使用され得ることを示している。図４は、基板２２の中または上に形成された複数の真正トランジスタＴＴを示す。これらの真正トランジスタはＣＭＯＳデバイスを形成し得る、すなわちこれらはＮ型真正トランジスタとＰ型真正トランジスタの両方を備え得る。前述の米国特許出願第０９／７５８，７９２号によって教示されたようにリバースエンジニアを混乱させようとするために、基板２２上または内に任意選択的に擬似トランジスタＦＴが形成され得る。トランジスタ（ＴＴおよび利用されるのであればＦＴも）は動作回路を形成するために相互接続される。相互接続部は、真正トランジスタの近隣または隣接活性領域を（使用されるのであれば擬似トランジスタの活性領域とも）接続するために前述のチャネル２１を利用することによって形成される。前述のようにチャネル２１は、導電性または非導電性であり得る。導電性チャネル２１Ｃと真正トランジスタＴＴは、前述の動作回路の形成を助けるために使用される。非導電性チャネル２１ＮＣ（および利用される場合には擬似トランジスタＦＴ）は、これらの更なるチャネル（および使用される場合には更なるトランジスタ）が実際には非導電性であり、したがって回路の正しい動作に悪影響を与えないときに、更なる機能的導電性チャネル２１（とおそらくは更なる機能的トランジスタと）が存在するようにリバースエンジニアに見せることによってリバースエンジニアを混乱させるために使用される。無論、リバースエンジニアが導電性チャネル２１Ｃと非導電性チャネル２１ＮＣとを容易に区別できなければ、特にチップが極めて多くの導電性チャネル接続部２１を有する何千あるいは何百万という真正トランジスタＴＴを有する場合には、リバースエンジニアは回路がどのように機能するかを解明する際に恐ろしく困難な問題を突き付けられることになる。その場合幾つかの任意選択的擬似トランジスタをこの混合構成に加えると、結果は極めて混乱したリバースエンジニアを生じさせる。
図４では１個のチップ基板２２上に単に１０個のトランジスタが示されており、これらは純粋に任意の方法でチャネル２１に接続されているように示されている。導電性チャネル２１Ｃは実線で表され、好適には動作回路を形成する。非導電性チャネル２１ＮＣは破線で示されており、リバースエンジニアを混乱させるだけのために存在する。
回路を真に動作可能にするために、多くのトランジスタ相互接続を行わなければならない可能性があり、トポロジー的制約のために相互接続の一部は従来の映像化される金属層によって与えられる。しかしながらトランジスタ相互接続のための従来の映像化金属層の使用は、半導体チップ上のこのような金属相互接続部をリバースエンジニアが解明することがかなり容易な仕事になるので、好適には最小限にされるべきである。その代わりに、上下面図でチップを見るリバースエンジニアにとってチャネル２１はすべて同じに見えるので、どのチャネル２１が導電性（したがって真正）であって、どのチャネル２１が非導電性（したがって擬似）であるかを解明しようと、リバースエンジニアは苦労する。
前述の実施形態は、間隔をあけて配置されたトランジスタの活性領域間の相互接続部に不明確さを与えるための１つの技法を示している。この技術は、他の接続実施形態、例えばＶｓｓまたはＶｄｄいずれかとの活性領域の接続に使用され得る。
チャネル２１は、注目されるように望ましい不明確さを与え、また類似の構造体は、例えばＶｓｓまたはＶｄｄいずれかとの接続または絶縁の不明確さをもって製造され得る。図５Ａ、５Ｂを参照のこと。これらの図は、ＬＤＤドープド領域またはチャネル２１が：
（ｉ）図５Ａに示されたｎ型構造におけるＶｓｓに活性領域１２、１６を接続するためのＮ型ＬＤＤ（ＮＬＤＤ）ドープドチャネルであり得るか、または
（ｉｉ）その反対、すなわち図５Ｂに示されたＶＤＤから活性領域１２、１６を絶縁するためのＰ型ＬＤＤ（ＰＬＤＤ）ドープドチャネルであり得ることを示す。
製造プロセスのためのデザインルールは、下記の寸法を決定する、すなわち
（ｉ）Ｌ３＝漏洩を防止する活性領域内の１つの部分と、距離が利用されたプロセスに関する可能性のあるマスク整合誤差である活性領域外のもう１つの部分と、からなる最小シリサイドブロック開口部；
（ｉｉ）Ｌ４＝活性領域の同じ領域内のＮ＋，Ｐ＋間最小隔離距離、すなわち絶縁破壊配慮事項；
（ｉｉｉ）Ｌ２＝活性領域（Ｎ＋型であり得る）が井戸（この場合ｐ−型である）と短絡（ショート）しないことを保証するためにマスク整合誤差を指定する。
上記のように、リバースエンジニアはドープド領域の極性を弁別しようと試みるためにエッチングプロセスを使用するが、より正確にはエッチングプロセスは２つの異なるドープド領域間のエッジを決定するのを助ける。この差異は、濃度または極性いずれかにあり得る（例えばＰ型井戸または他のＬＤＤ領域と比較されたＮ＋活性領域）。この差は、異なるようにドープされた領域間のエッチング速度の差によって見られる。ＬＤＤ注入部は活性領域注入部と比較して密度が比較的低いので、これら２つの領域間のエッジはエッチングに現れる。すなわち図３の構造は、構造形成体が真正接続部あるいは擬似接続部（ｎ型構造の場合にはｎ型またはｐ型ＬＤＤドーパントのいずれかでドープされたチャネル２１を有する）であるかどうかとは独立の類似のエッチング後の映像を有する。したがって回路に図３の構造を使用することは、特に一部は導電性チャネルを形成するために「正しい」導電性タイプを有し、一部はリバースエンジニアには真正導電性チャネルのように見えるが導電性ではない擬似非導電性チャネルを形成するために「誤った」導電性タイプを有する、図３に示された構造体の多くの事例を有するデバイス上に導電性および非導電性ＬＤＤチャネル２１の混合体が形成される場合に、リバースエンジニアがチャネル２１の真正接続を決定することを困難にし得る。
チャネル２１にＬＤＤドーピングレベルを使用することは、前に論じられた接続の不明確さを与える。対照的にチャネル２１に最高密度ドーピングを使用することは、領域の導電性タイプと、より低密度の投与量とを決定しようとするリバースエンジニアによって染み（stain）が使用され得るエッチングが染みに、より弱い応答を与えた後にＬＤＤ領域がより不明確になり、またしたがって最高密度Ｎ＋およびＰ＋領域を弁別することと比較してｐ型ＬＤＤ領域からｎ型ＬＤＤ領域を区別することがより困難であるという理由で、リバースエンジニアを寄せ付けない極めて望ましい不明確さを与えることはない。また互いに接合された最高密度領域は、図３の実施形態において活性領域と非導電性ＬＤＤチャネル２１との間で行われる最高密度・ＬＤＤ接合と比較してダイオード接合部はよくない（より低い絶縁破壊電圧を有する）ので、よくない絶縁を与える。したがって最高密度チャネルの使用は、これらのチャネルの機能（または機能の欠如）がリバースエンジニアによってより容易に発見され得るばかりでなく、これらが可能性のある絶縁破壊問題を引き起こし得るという理由から望ましくない。
コンセプト
要約として本明細書は下記を開示している：
コンセプト１：リバースエンジニアリングに対する抵抗力を強化するように半導体チップを設計する方法であって：
ａ．複数のトランジスタのうちの少なくとも一部はサイドウォールスペーサの下に形成されたＬＤＤ領域を有するサイドウォールスペーサを有するタイプであって、前記複数のトランジスタの少なくとも一部は活性領域を有しており、また前記複数のトランジスタのうちの一部のトランジスタの前記活性領域の少なくとも一部は前記複数のトランジスタのうちの他のトランジスタの隣接活性領域付近に配置される、半導体基板に形成されるべき複数のトランジスタを画定することと；
ｂ．ＬＤＤ領域として共通のドーパント密度を有し、相互接続された活性領域間の電気通信をサポートする導電性タイプで形成されたチャネルのうちの選択されたチャネルを有し、また電気通信を抑止しているがリバースエンジニアには電気通信をサポートしているように曖昧に見える導電性タイプで形成されたチャネルのうちの他の選択されたチャネルを有する、前記半導体基板に形成されたチャネルを各々が備える不明確な相互接続特徴要素を有する隣接活性領域に前記少なくとも一部の活性領域をプログラム可能に相互接続することと；
を備える方法。
コンセプト２：前記複数のトランジスタは真正動作可能トランジスタと擬似動作不能トランジスタの両方を含む、コンセプト１に記載の方法。
コンセプト３：リバースエンジニアリングに対して改善された抵抗力を有する半導体チップを製造する方法であって：
ａ．複数のトランジスタはサイドウォールスペーサの下に形成されたＬＤＤ領域を有するサイドウォールスペーサを有し、また活性領域を有し、前記複数のトランジスタのうちのある幾つかのトランジスタの前記活性領域の少なくとも一部は前記複数のトランジスタのうちの他のトランジスタの隣接活性領域付近に配置され、前記ＬＤＤ領域のドーパント密度は前記活性領域のドーパント密度より小さい、複数のトランジスタを半導体基板に形成することと；
ｂ．前記ＬＤＤ領域のドーパント密度と同じドーパント密度を有し、相互接続された活性領域間の電気通信をサポートする導電性タイプを有するチャネルのうちの選択されたチャネルを有し、また隣接活性領域間の電気通信を抑止しているがリバースエンジニアには電気通信をサポートしているように曖昧に見える導電性タイプで形成されたチャネルのうちの他の選択されたチャネルを有する、半導体基板に形成されたチャネルを各々が備える不明確な相互接続特徴要素を有する隣接活性領域に少なくとも一部の活性領域をプログラム可能に相互接続することと；
を備える方法。
コンセプト４：前記複数のトランジスタは真正動作可能トランジスタと擬似動作不能トランジスタの両方を含む、コンセプト２に記載の方法。
コンセプト５：前記複数のトランジスタはｎ型およびｐ型ＭＯＳトランジスタの両方を含む、コンセプト２に記載の方法。
コンセプト６：前記複数のトランジスタはＣＭＯＳデバイスを形成する、コンセプト２に記載の方法。
コンセプト７：リバースエンジニアリングに対して改善された抵抗力を有する半導体チップであって：
ａ．基板と；
ｂ．複数のトランジスタはサイドウォールスペーサの下に形成されたＬＤＤ領域を有するサイドウォールスペーサを有し、また活性領域を有し、ある幾つかのトランジスタの前記活性領域の少なくとも一部はある他の幾つかのトランジスタの隣接活性領域付近に配置される、半導体基板内または上に画定された複数のトランジスタと；
ｃ．前記活性領域のドーパント密度より小さい前記ＬＤＤ領域のドーパント密度と；
ｄ．前記ＬＤＤ領域のドーパント密度と同じドーパント密度を有し、相互接続された活性領域間の電気通信をサポートする導電性タイプを有するチャネルのうちの選択されたチャネルを有し、また隣接活性領域間の電気通信を抑止している導電性タイプで形成されたチャネルのうちの他の選択されたチャネルを有する、前記基板に形成されたチャネルを各々が備える不明確な相互接続特徴要素を有する隣接活性領域に前記少なくとも一部の活性領域を相互接続するための不明確な相互接続特徴要素と；を備える半導体チップ。
コンセプト８：前記複数のトランジスタは真正動作可能トランジスタと擬似動作不能トランジスタの両方を含む、コンセプト７に記載の半導体チップ。
コンセプト９：前記複数のトランジスタはｎ型およびｐ型トランジスタの両方を含む、コンセプト７に記載の半導体チップ。
コンセプト１０：前記複数のトランジスタはＣＭＯＳデバイスを形成する、コンセプト７に記載の半導体チップ。
本明細書は少なくとも、集積回路構造をカモフラージュしてリバースエンジニアリングに対するその抵抗力を強化するための技法と構造とを大まかに開示している。半導体基板には複数のトランジスタが形成され、これらのトランジスタの少なくとも一部はサイドウォールスペーサの下に形成されたＬＤＤ領域を有するサイドウォールスペーサを有するタイプである。トランジスタは不明確な相互接続特徴要素によってプログラム可能に相互接続され、これらの不明確な相互接続特徴要素の各々は、好適にはＬＤＤ領域と同じドーパント密度を有し、相互接続された活性領域間の電気通信をサポートする導電性タイプで形成されたチャネルのうちの選択されたチャネルを有し、また電気通信を抑止しているがリバースエンジニアには電気通信をサポートしているように曖昧に見える導電性タイプで形成されたチャネルのうちの選択されたチャネルを有する、半導体基板に形成されたチャネルを備える。
本発明のある幾つかの好ましい実施形態に関連して本発明を説明してきたが、今や修正が当業者に修正自身を確実に示唆している。そのようなものとして本発明は、添付の請求項によって具体的に要求されていることを除いて、開示された実施形態に限定されるべきではない。

Claims (10)

  1. リバースエンジニアリングに対する抵抗力を強化するように半導体チップを設計する方法であって：
    ａ．複数のトランジスタのうちの少なくとも一部はサイドウォールスペーサの下に形成されたＬＤＤ領域を有するサイドウォールスペーサを有するタイプであって、前記複数のトランジスタは活性領域を有しており、また前記複数のトランジスタのうちの一部のトランジスタの前記活性領域の少なくとも一部は前記複数のトランジスタのうちの他のトランジスタの隣接活性領域付近に配置される、半導体基板に形成される複数のトランジスタを画定する工程と；
    ｂ．前記半導体基板に形成されたチャネルを各々が備える不明確な相互接続特徴要素によって、隣接活性領域に前記少なくとも一部の活性領域をプログラム可能に相互接続する工程であって、前記相互接続特徴要素は、前記ＬＤＤ領域のドーパント密度と同じドーパント密度を有し、前記相互接続された活性領域間の電気通信をサポートするために、前記チャネルである選択された一方のチャネルにより相互接続され、前記活性領域の導電性タイプと同じ導電性タイプを有する、前記チャネルである選択された一方のチャネルを有し、また前記相互接続された活性領域間の電気通信を抑止するために、前記チャネルである選択された他方のチャネルにより相互接続され、前記活性領域の導電性タイプと同じではない導電性タイプを有する、前記チャネルである選択された他方のチャネルを有する、前記プログラム可能に相互接続する工程と；
    を備える方法。
  2. 前記複数のトランジスタが真正動作可能トランジスタと擬似動作不能トランジスタの両方を含む、請求項１に記載の方法。
  3. リバースエンジニアリングに対して改善された抵抗力を有する半導体チップを製造する方法であって：
    ａ．複数のトランジスタはサイドウォールスペーサの下に形成されたＬＤＤ領域を有するサイドウォールスペーサを有し、また活性領域を有し、前記複数のトランジスタのうちのある幾つかのトランジスタの前記活性領域の少なくとも一部は前記複数のトランジスタのうちの他のトランジスタの隣接活性領域付近に配置され、前記ＬＤＤ領域のドーパント密度は前記活性領域のドーパント密度より小さい、複数のトランジスタを半導体基板に形成する工程と；
    ｂ．前記半導体基板に形成されたチャネルを各々が備える不明確な相互接続特徴要素によって隣接活性領域に前記少なくとも一部の活性領域をプログラム可能に相互接続する工程であって、前記相互接続特徴要素は、前記ＬＤＤ領域のドーパント密度と同じであるドーパント密度を有し、前記相互接続された活性領域間の電気通信をサポートするために、前記チャネルである選択された一方のチャネルにより相互接続され、前記活性領域の導電性タイプと同じ導電性タイプを有する、前記チャネルである選択された一方のチャネルを有し、また前記相互接続された隣接活性領域間の電気通信を抑止するために、前記活性領域の導電性タイプと同じではない導電性タイプで形成される、前記チャネルである選択された他方のチャネルを有する、前記相互接続する工程と；
    を備える方法。
  4. 前記複数のトランジスタが真正動作可能トランジスタと擬似動作不能トランジスタの両方を含む、請求項３に記載の方法。
  5. 前記複数のトランジスタがｎ型およびｐ型ＭＯＳトランジスタの両方を含む、請求項３または４に記載の方法。
  6. 前記複数のトランジスタがＣＭＯＳデバイスを形成する、請求項３、４または５に記載の方法。
  7. リバースエンジニアリングに対して改善された抵抗力を有する半導体チップであって：
    ａ．基板と；
    ｂ．複数のトランジスタはサイドウォールスペーサの下に形成されたＬＤＤ領域を有するサイドウォールスペーサを有し、また活性領域を有し、ある幾つかのトランジスタの前記活性領域の少なくとも一部はある他の幾つかのトランジスタの隣接活性領域付近に配置される、前期基板内または上に画定された複数のトランジスタと；
    ｃ．前記活性領域のドーパント密度より小さい前記ＬＤＤ領域のドーパント密度と；
    ｄ．前記基板に形成されたチャネルを各々が備える不明確な相互接続特徴要素によって隣接活性領域に前記少なくとも一部の活性領域を相互接続するための不明確な相互接続特徴要素であって、前記相互接続特徴要素は、前記ＬＤＤ領域のドーパント密度と同じであるドーパント密度を有し、前記相互接続された活性領域間の電気通信をサポートするために、前記チャネルである選択された一方のチャネルにより相互接続され、前記活性領域の導電性タイプと同じ導電性タイプを有する、前記チャネルである選択された一方のチャネルを有し、また前記相互接続された活性領域間の電気通信を抑止するために、前記チャネルである選択された他方のチャネルにより相互接続され、前記活性領域の導電性タイプと同じではない導電性タイプを有する、前記チャネルである選択された他方のチャネルを有する、前記相互接続特徴要素と；
    を備える半導体チップ。
  8. 前記複数のトランジスタが真正動作可能トランジスタと擬似動作不能トランジスタの両方を含む、請求項７に記載の半導体チップ。
  9. 前記複数のトランジスタがｎ型およびｐ型トランジスタの両方を含む、請求項７または８に記載の半導体チップ。
  10. 前記複数のトランジスタがＣＭＯＳデバイスを形成する、請求項７、８または９に記載の半導体チップ。
JP2009530536A 2006-09-28 2007-09-20 リバースエンジニアリングに対する改善された抵抗力を有する半導体チップ Expired - Fee Related JP5144667B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US84820406P 2006-09-28 2006-09-28
US60/848,204 2006-09-28
US11/855,005 US8168487B2 (en) 2006-09-28 2007-09-13 Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer
US11/855,005 2007-09-13
PCT/US2007/079099 WO2008042620A1 (en) 2006-09-28 2007-09-20 Semiconductor chip with improved resistance to reverse engineering

Publications (2)

Publication Number Publication Date
JP2010505279A JP2010505279A (ja) 2010-02-18
JP5144667B2 true JP5144667B2 (ja) 2013-02-13

Family

ID=39260294

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009530536A Expired - Fee Related JP5144667B2 (ja) 2006-09-28 2007-09-20 リバースエンジニアリングに対する改善された抵抗力を有する半導体チップ

Country Status (5)

Country Link
US (2) US8168487B2 (ja)
JP (1) JP5144667B2 (ja)
GB (1) GB2454418B (ja)
TW (1) TWI445135B (ja)
WO (1) WO2008042620A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104681460A (zh) * 2013-11-28 2015-06-03 中芯国际集成电路制造(上海)有限公司 一种离子注入测试方法、测试结构和半导体器件

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8168487B2 (en) 2006-09-28 2012-05-01 Hrl Laboratories, Llc Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer
US7994042B2 (en) * 2007-10-26 2011-08-09 International Business Machines Corporation Techniques for impeding reverse engineering
US9735781B2 (en) 2009-02-24 2017-08-15 Syphermedia International, Inc. Physically unclonable camouflage structure and methods for fabricating same
US10691860B2 (en) 2009-02-24 2020-06-23 Rambus Inc. Secure logic locking and configuration with camouflaged programmable micro netlists
US9437555B2 (en) 2011-06-07 2016-09-06 Verisiti, Inc. Semiconductor device having features to prevent reverse engineering
US9218511B2 (en) 2011-06-07 2015-12-22 Verisiti, Inc. Semiconductor device having features to prevent reverse engineering
US9287879B2 (en) * 2011-06-07 2016-03-15 Verisiti, Inc. Semiconductor device having features to prevent reverse engineering
US8975748B1 (en) 2011-06-07 2015-03-10 Secure Silicon Layer, Inc. Semiconductor device having features to prevent reverse engineering
US10923596B2 (en) 2019-03-08 2021-02-16 Rambus Inc. Camouflaged FinFET and method for producing same
US11977614B2 (en) 2021-09-20 2024-05-07 International Business Machines Corporation Circuit design watermarking

Family Cites Families (240)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3673471A (en) 1970-10-08 1972-06-27 Fairchild Camera Instr Co Doped semiconductor electrodes for mos type devices
US3946426A (en) 1973-03-14 1976-03-23 Harris Corporation Interconnect system for integrated circuits
US3898105A (en) 1973-10-25 1975-08-05 Mostek Corp Method for making FET circuits
US4267578A (en) 1974-08-26 1981-05-12 Texas Instruments Incorporated Calculator system with anti-theft feature
US4145701A (en) 1974-09-11 1979-03-20 Hitachi, Ltd. Semiconductor device
US4143854A (en) 1975-05-06 1979-03-13 Manfred Vetter Jacking device
US3983620A (en) 1975-05-08 1976-10-05 National Semiconductor Corporation Self-aligned CMOS process for bulk silicon and insulating substrate device
US4017888A (en) 1975-12-31 1977-04-12 International Business Machines Corporation Non-volatile metal nitride oxide semiconductor device
US4139864A (en) 1976-01-14 1979-02-13 Schulman Lawrence S Security system for a solid state device
NL185376C (nl) 1976-10-25 1990-03-16 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
US4164461A (en) 1977-01-03 1979-08-14 Raytheon Company Semiconductor integrated circuit structures and manufacturing methods
JPS54157092A (en) 1978-05-31 1979-12-11 Nec Corp Semiconductor integrated circuit device
JPS5519857A (en) 1978-07-28 1980-02-12 Nec Corp Semiconductor
US4196443A (en) 1978-08-25 1980-04-01 Rca Corporation Buried contact configuration for CMOS/SOS integrated circuits
US4393575A (en) 1979-03-09 1983-07-19 National Semiconductor Corporation Process for manufacturing a JFET with an ion implanted stabilization layer
US4291391A (en) 1979-09-14 1981-09-22 Texas Instruments Incorporated Taper isolated random access memory array and method of operating
US4295897B1 (en) 1979-10-03 1997-09-09 Texas Instruments Inc Method of making cmos integrated circuit device
US4317273A (en) 1979-11-13 1982-03-02 Texas Instruments Incorporated Method of making high coupling ratio DMOS electrically programmable ROM
DE3044984A1 (de) 1979-11-30 1982-04-15 Dassault Electronique Integrierte transistorschaltung, insbesondere fuer codierung
NL8003612A (nl) 1980-06-23 1982-01-18 Philips Nv Werkwijze ter vervaardiging van een halfgeleider- inrichting en halfgeleiderinrichting vervaardigd door toepassing van deze werkwijze.
FR2486717A1 (fr) 1980-07-08 1982-01-15 Dassault Electronique Dispositif de transistor pour circuit integre
US4471376A (en) 1981-01-14 1984-09-11 Harris Corporation Amorphous devices and interconnect system and method of fabrication
US4493740A (en) 1981-06-01 1985-01-15 Matsushita Electric Industrial Company, Limited Method for formation of isolation oxide regions in semiconductor substrates
US4729001A (en) 1981-07-27 1988-03-01 Xerox Corporation Short-channel field effect transistor
JPS5856355A (ja) 1981-09-30 1983-04-04 Hitachi Ltd 半導体集積回路装置
US4435895A (en) 1982-04-05 1984-03-13 Bell Telephone Laboratories, Incorporated Process for forming complementary integrated circuit devices
US4603381A (en) 1982-06-30 1986-07-29 Texas Instruments Incorporated Use of implant process for programming ROM type processor for encryption
JPS5952849A (ja) 1982-09-20 1984-03-27 Fujitsu Ltd 半導体装置の製造方法
US4623255A (en) 1983-10-13 1986-11-18 The United States Of America As Represented By The Administrator, National Aeronautics And Space Administration Method of examining microcircuit patterns
US4583011A (en) 1983-11-01 1986-04-15 Standard Microsystems Corp. Circuit to prevent pirating of an MOS circuit
JPS60220975A (ja) 1984-04-18 1985-11-05 Toshiba Corp ＧａＡｓ電界効果トランジスタ及びその製造方法
US4727493A (en) 1984-05-04 1988-02-23 Integrated Logic Systems, Inc. Integrated circuit architecture and fabrication method therefor
US5121186A (en) 1984-06-15 1992-06-09 Hewlett-Packard Company Integrated circuit device having improved junction connections
DE3530065C2 (de) 1984-08-22 1999-11-18 Mitsubishi Electric Corp Verfahren zur Herstellung eines Halbleiters
US4636822A (en) 1984-08-27 1987-01-13 International Business Machines Corporation GaAs short channel lightly doped drain MESFET structure and fabrication
JPS6161441A (ja) 1984-09-03 1986-03-29 Toshiba Corp 半導体装置の製造方法
JPS61150369A (ja) 1984-12-25 1986-07-09 Toshiba Corp 読み出し専用半導体記憶装置およびその製造方法
US4814854A (en) 1985-05-01 1989-03-21 Texas Instruments Incorporated Integrated circuit device and process with tin-gate transistor
US4931411A (en) 1985-05-01 1990-06-05 Texas Instruments Incorporated Integrated circuit process with TiN-gate transistor
US4821085A (en) 1985-05-01 1989-04-11 Texas Instruments Incorporated VLSI local interconnect structure
US4975756A (en) 1985-05-01 1990-12-04 Texas Instruments Incorporated SRAM with local interconnect
US5016077A (en) 1985-08-26 1991-05-14 Kabushiki Kaisha Toshiba Insulated gate type semiconductor device and method of manufacturing the same
DE3705173A1 (de) 1986-02-28 1987-09-03 Canon Kk Halbleitervorrichtung
US4753897A (en) 1986-03-14 1988-06-28 Motorola Inc. Method for providing contact separation in silicided devices using false gate
DE3618166A1 (de) 1986-05-30 1987-12-03 Telefunken Electronic Gmbh Lateraltransistor
EP0248267A3 (de) 1986-06-06 1990-04-25 Siemens Aktiengesellschaft Monolithisch integrierte Schaltung mit zueinander parallelen Schaltungszweigen
US4771012A (en) 1986-06-13 1988-09-13 Matsushita Electric Industrial Co., Ltd. Method of making symmetrically controlled implanted regions using rotational angle of the substrate
US5065208A (en) 1987-01-30 1991-11-12 Texas Instruments Incorporated Integrated bipolar and CMOS transistor with titanium nitride interconnections
US4766516A (en) 1987-09-24 1988-08-23 Hughes Aircraft Company Method and apparatus for securing integrated circuits from unauthorized copying and use
US4939567A (en) 1987-12-21 1990-07-03 Ibm Corporation Trench interconnect for CMOS diffusion regions
US4830974A (en) 1988-01-11 1989-05-16 Atmel Corporation EPROM fabrication process
US4962484A (en) 1988-01-25 1990-10-09 Hitachi, Ltd. Non-volatile memory device
US4912053A (en) 1988-02-01 1990-03-27 Harris Corporation Ion implanted JFET with self-aligned source and drain
JPH0629358B2 (ja) 1988-02-20 1994-04-20 リグナイト株式会社 アルデヒド系樹脂組成物
IT1216522B (it) * 1988-03-25 1990-03-08 Dompe Farmaceutici Spa Derivati alchiltiobenzimidazolici attivi farmacologicamente eprocedimento per la loro preparazione.
US5168340A (en) 1988-08-17 1992-12-01 Texas Instruments Incorporated Semiconductor integrated circuit device with guardring regions to prevent the formation of an MOS diode
JPH0777239B2 (ja) 1988-09-22 1995-08-16 日本電気株式会社 浮遊ゲート型不揮発性半導体記憶装置
JP2755613B2 (ja) 1988-09-26 1998-05-20 株式会社東芝 半導体装置
US4933898A (en) 1989-01-12 1990-06-12 General Instrument Corporation Secure integrated circuit chip with conductive shield
US4927777A (en) 1989-01-24 1990-05-22 Harris Corporation Method of making a MOS transistor
US5227649A (en) 1989-02-27 1993-07-13 Texas Instruments Incorporated Circuit layout and method for VLSI circuits having local interconnects
JPH02237038A (ja) 1989-03-09 1990-09-19 Ricoh Co Ltd 半導体装置
JPH0316123A (ja) 1989-03-29 1991-01-24 Mitsubishi Electric Corp イオン注入方法およびそれにより製造される半導体装置
US4998151A (en) 1989-04-13 1991-03-05 General Electric Company Power field effect devices having small cell size and low contact resistance
JPH02297942A (ja) 1989-05-11 1990-12-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
DE69034027T2 (de) 1989-07-18 2003-09-25 Sony Corp., Tokio/Tokyo Verfahren zur Herstellung einer nicht flüchtigen Halbleiterspeichervorrichtung
US5030796A (en) 1989-08-11 1991-07-09 Rockwell International Corporation Reverse-engineering resistant encapsulant for microelectric device
US5117276A (en) 1989-08-14 1992-05-26 Fairchild Camera And Instrument Corp. High performance interconnect system for an integrated circuit
FR2656939B1 (fr) 1990-01-09 1992-04-03 Sgs Thomson Microelectronics Verrous de securite pour circuit integre.
US5177589A (en) 1990-01-29 1993-01-05 Hitachi, Ltd. Refractory metal thin film having a particular step coverage factor and ratio of surface roughness
US5210437A (en) 1990-04-20 1993-05-11 Kabushiki Kaisha Toshiba MOS device having a well layer for controlling threshold voltage
JPH0828120B2 (ja) 1990-05-23 1996-03-21 株式会社東芝 アドレスデコード回路
EP0463373A3 (en) 1990-06-29 1992-03-25 Texas Instruments Incorporated Local interconnect using a material comprising tungsten
US5132571A (en) 1990-08-01 1992-07-21 Actel Corporation Programmable interconnect architecture having interconnects disposed above function modules
DE69133311T2 (de) 1990-10-15 2004-06-24 Aptix Corp., San Jose Verbindungssubstrat mit integrierter Schaltung zur programmierbaren Verbindung und Probenuntersuchung
US5121089A (en) 1990-11-01 1992-06-09 Hughes Aircraft Company Micro-machined switch and method of fabrication
US5050123A (en) 1990-11-13 1991-09-17 Intel Corporation Radiation shield for EPROM cells
DE69125794T2 (de) * 1990-11-23 1997-11-27 Texas Instruments Inc Verfahren zum gleichzeitigen Herstellen eines Feldeffekttransistors mit isoliertem Gate und eines Bipolartransistors
US5404040A (en) 1990-12-21 1995-04-04 Siliconix Incorporated Structure and fabrication of power MOSFETs, including termination structures
US5120669A (en) 1991-02-06 1992-06-09 Harris Corporation Method of forming self-aligned top gate channel barrier region in ion-implanted JFET
JP2748050B2 (ja) 1991-02-08 1998-05-06 三菱電機株式会社 半導体装置およびその製造方法
JPH04267553A (ja) 1991-02-22 1992-09-24 Fujitsu Ltd 半導体集積回路
JP3027990B2 (ja) 1991-03-18 2000-04-04 富士通株式会社 半導体装置の製造方法
US5146117A (en) 1991-04-01 1992-09-08 Hughes Aircraft Company Convertible multi-function microelectronic logic gate structure and method of fabricating the same
JP3110799B2 (ja) 1991-06-28 2000-11-20 株式会社東芝 半導体装置
JPH06204414A (ja) 1991-07-31 1994-07-22 Texas Instr Inc <Ti> Ｃｍｏｓ集積回路のチャネルストップ構造
US5202591A (en) 1991-08-09 1993-04-13 Hughes Aircraft Company Dynamic circuit disguise for microelectronic integrated digital logic circuits
JP3118899B2 (ja) 1991-10-01 2000-12-18 日本電気株式会社 アライメントチェックパターン
JP2914798B2 (ja) 1991-10-09 1999-07-05 株式会社東芝 半導体装置
JPH05136125A (ja) 1991-11-14 1993-06-01 Hitachi Ltd クロツク配線及びクロツク配線を有する半導体集積回路装置
US5262353A (en) 1992-02-03 1993-11-16 Motorola, Inc. Process for forming a structure which electrically shields conductors
JP2802470B2 (ja) 1992-03-12 1998-09-24 三菱電機株式会社 半導体装置およびその製造方法
US5231299A (en) 1992-03-24 1993-07-27 International Business Machines Corporation Structure and fabrication method for EEPROM memory cell with selective channel implants
US5384472A (en) 1992-06-10 1995-01-24 Aspec Technology, Inc. Symmetrical multi-layer metal logic array with continuous substrate taps and extension portions for increased gate density
DE69324637T2 (de) 1992-07-31 1999-12-30 Hughes Electronics Corp., El Segundo Sicherheitssystem für integrierte Schaltung und Verfahren mit implantierten Leitungen
US5232863A (en) 1992-10-20 1993-08-03 Micron Semiconductor, Inc. Method of forming electrical contact between a field effect transistor gate and a remote active area
US5378641A (en) 1993-02-22 1995-01-03 Micron Semiconductor, Inc. Electrically conductive substrate interconnect continuity region and method of forming same with an angled implant
KR940023321A (ko) 1993-03-25 1994-10-22 한민호 고역률 정전력형 전자식 안정기
JP2513402B2 (ja) 1993-05-01 1996-07-03 日本電気株式会社 半導体装置の構造及び製造方法
US5468990A (en) 1993-07-22 1995-11-21 National Semiconductor Corp. Structures for preventing reverse engineering of integrated circuits
US5369299A (en) 1993-07-22 1994-11-29 National Semiconductor Corporation Tamper resistant integrated circuit structure
US5354704A (en) 1993-07-28 1994-10-11 United Microelectronics Corporation Symmetric SRAM cell with buried N+ local interconnection line
JPH0793223A (ja) 1993-09-20 1995-04-07 Nec Corp 記憶情報保護回路
US5721150A (en) 1993-10-25 1998-02-24 Lsi Logic Corporation Use of silicon for integrated circuit device interconnection by direct writing of patterns therein
US5386641A (en) * 1993-10-28 1995-02-07 At&T Corp. Taping alignment tool for printed circuit boards
US5531018A (en) 1993-12-20 1996-07-02 General Electric Company Method of micromachining electromagnetically actuated current switches with polyimide reinforcement seals, and switches produced thereby
US5399441A (en) 1994-04-12 1995-03-21 Dow Corning Corporation Method of applying opaque coatings
DE4414968A1 (de) 1994-04-28 1995-11-02 Siemens Ag Mikrosystem mit integrierter Schaltung und mikromechanischem Bauteil und Herstellverfahren
JPH07312423A (ja) 1994-05-17 1995-11-28 Hitachi Ltd Ｍｉｓ型半導体装置
US5475251A (en) 1994-05-31 1995-12-12 National Semiconductor Corporation Secure non-volatile memory cell
JP2978736B2 (ja) 1994-06-21 1999-11-15 日本電気株式会社 半導体装置の製造方法
US5376577A (en) 1994-06-30 1994-12-27 Micron Semiconductor, Inc. Method of forming a low resistive current path between a buried contact and a diffusion region
US5650340A (en) 1994-08-18 1997-07-22 Sun Microsystems, Inc. Method of making asymmetric low power MOS devices
US5622880A (en) 1994-08-18 1997-04-22 Sun Microsystems, Inc. Method of making a low power, high performance junction transistor
US5472894A (en) 1994-08-23 1995-12-05 United Microelectronics Corp. Method of fabricating lightly doped drain transistor device
JP3474332B2 (ja) 1994-10-11 2003-12-08 台灣茂▲夕▼電子股▲分▼有限公司 Ｄｒａｍ用の自己調整されたキャパシタ底部プレート・ローカル相互接続方法
US6031272A (en) 1994-11-16 2000-02-29 Matsushita Electric Industrial Co., Ltd. MOS type semiconductor device having an impurity diffusion layer with a nonuniform impurity concentration profile in a channel region
US5675167A (en) 1994-11-24 1997-10-07 Nippondenso Co., Ltd. Enhancement-type semiconductor having reduced leakage current
JP3611901B2 (ja) 1994-12-09 2005-01-19 セイコーインスツル株式会社 半導体装置の製造方法
US5580804A (en) 1994-12-15 1996-12-03 Advanced Micro Devices, Inc. Method for fabricating true LDD devices in a MOS technology
US5510279A (en) 1995-01-06 1996-04-23 United Microelectronics Corp. Method of fabricating an asymmetric lightly doped drain transistor device
US5478763A (en) 1995-01-19 1995-12-26 United Microelectronics Corporation High performance field effect transistor and method of manufacture thereof
JP2710221B2 (ja) 1995-01-25 1998-02-10 日本電気株式会社 半導体装置及びその製造方法
JPH08274041A (ja) 1995-04-04 1996-10-18 Hitachi Ltd 半導体装置及びその製造方法
US5541614A (en) 1995-04-04 1996-07-30 Hughes Aircraft Company Smart antenna system using microelectromechanically tunable dipole antennas and photonic bandgap materials
US5744372A (en) 1995-04-12 1998-04-28 National Semiconductor Corporation Fabrication of complementary field-effect transistors each having multi-part channel
US5576988A (en) 1995-04-27 1996-11-19 National Semiconductor Corporation Secure non-volatile memory array
JP3641511B2 (ja) 1995-06-16 2005-04-20 株式会社ルネサステクノロジ 半導体装置
DE69636818T2 (de) 1995-06-19 2007-11-08 Interuniversitair Micro-Elektronica Centrum Vzw Verfahren zur selbst-justierten Herstellung von implantierten Gebieten
US5607879A (en) 1995-06-28 1997-03-04 Taiwan Semiconductor Manufacturing Company Ltd. Method for forming buried plug contacts on semiconductor integrated circuits
JP3521097B2 (ja) 1995-07-03 2004-04-19 シャープ株式会社 表面チャネル型ｃｍｏｓトランジスタの製造方法
KR0165423B1 (ko) 1995-07-24 1998-12-15 김광호 반도체 장치의 접속구조 및 그 제조방법
KR100202633B1 (ko) 1995-07-26 1999-06-15 구본준 반도체 소자 제조방법
GB9517895D0 (en) 1995-09-02 1995-11-01 Kodak Ltd Method of processing a colour photographic silver halide material
US6127700A (en) 1995-09-12 2000-10-03 National Semiconductor Corporation Field-effect transistor having local threshold-adjust doping
US5783846A (en) * 1995-09-22 1998-07-21 Hughes Electronics Corporation Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering
US5821147A (en) 1995-12-11 1998-10-13 Lucent Technologies, Inc. Integrated circuit fabrication
US5638946A (en) 1996-01-11 1997-06-17 Northeastern University Micromechanical switch with insulated switch contact
US5861652A (en) 1996-03-28 1999-01-19 Symbios, Inc. Method and apparatus for protecting functions imbedded within an integrated circuit from reverse engineering
US5763916A (en) 1996-04-19 1998-06-09 Micron Technology, Inc. Structure and method for improved storage node isolation
CN1270389C (zh) 1996-06-28 2006-08-16 精工爱普生株式会社 薄膜晶体管及其制造方法
US6037627A (en) 1996-08-02 2000-03-14 Seiko Instruments Inc. MOS semiconductor device
JPH1056082A (ja) 1996-08-07 1998-02-24 Mitsubishi Electric Corp 半導体集積回路装置及びその製造方法
US5877050A (en) 1996-09-03 1999-03-02 Advanced Micro Devices, Inc. Method of making N-channel and P-channel devices using two tube anneals and two rapid thermal anneals
US5759897A (en) 1996-09-03 1998-06-02 Advanced Micro Devices, Inc. Method of making an asymmetrical transistor with lightly and heavily doped drain regions and ultra-heavily doped source region
US5648286A (en) 1996-09-03 1997-07-15 Advanced Micro Devices, Inc. Method of making asymmetrical transistor with lightly doped drain region, heavily doped source and drain regions, and ultra-heavily doped source region
JPH1092950A (ja) 1996-09-10 1998-04-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5858843A (en) 1996-09-27 1999-01-12 Intel Corporation Low temperature method of forming gate electrode and gate dielectric
US5909622A (en) 1996-10-01 1999-06-01 Advanced Micro Devices, Inc. Asymmetrical p-channel transistor formed by nitrided oxide and large tilt angle LDD implant
KR100205320B1 (ko) 1996-10-25 1999-07-01 구본준 모스펫 및 그 제조방법
US5789298A (en) 1996-11-04 1998-08-04 Advanced Micro Devices, Inc. High performance mosfet structure having asymmetrical spacer formation and method of making the same
US5998272A (en) 1996-11-12 1999-12-07 Advanced Micro Devices, Inc. Silicidation and deep source-drain formation prior to source-drain extension formation
JP2924832B2 (ja) 1996-11-28 1999-07-26 日本電気株式会社 半導体装置の製造方法
US6010929A (en) 1996-12-11 2000-01-04 Texas Instruments Incorporated Method for forming high voltage and low voltage transistors on the same substrate
US5976943A (en) 1996-12-27 1999-11-02 Vlsi Technology, Inc. Method for bi-layer programmable resistor
US5702972A (en) 1997-01-27 1997-12-30 Taiwan Semiconductor Manufacturing Company Ltd. Method of fabricating MOSFET devices
US5880523A (en) 1997-02-24 1999-03-09 General Instrument Corporation Anti-tamper integrated circuit
US5998257A (en) 1997-03-13 1999-12-07 Micron Technology, Inc. Semiconductor processing methods of forming integrated circuitry memory devices, methods of forming capacitor containers, methods of making electrical connection to circuit nodes and related integrated circuitry
US5920097A (en) 1997-03-26 1999-07-06 Advanced Micro Devices, Inc. Compact, dual-transistor integrated circuit
US5895241A (en) 1997-03-28 1999-04-20 Lu; Tao Cheng Method for fabricating a cell structure for mask ROM
US5973375A (en) 1997-06-06 1999-10-26 Hughes Electronics Corporation Camouflaged circuit structure with step implants
US5834356A (en) 1997-06-27 1998-11-10 Vlsi Technology, Inc. Method of making high resistive structures in salicided process semiconductor devices
US5874328A (en) 1997-06-30 1999-02-23 Advanced Micro Devices, Inc. Reverse CMOS method for dual isolation semiconductor device
US6080614A (en) 1997-06-30 2000-06-27 Intersil Corp Method of making a MOS-gated semiconductor device with a single diffusion
US5960291A (en) 1997-08-08 1999-09-28 Advanced Micro Devices, Inc. Asymmetric channel transistor and method for making same
US5891782A (en) 1997-08-21 1999-04-06 Sharp Microelectronics Technology, Inc. Method for fabricating an asymmetric channel doped MOS structure
TW437099B (en) 1997-09-26 2001-05-28 Matsushita Electronics Corp Non-volatile semiconductor memory device and the manufacturing method thereof
US5925914A (en) 1997-10-06 1999-07-20 Advanced Micro Devices Asymmetric S/D structure to improve transistor performance by reducing Miller capacitance
US6137318A (en) 1997-12-09 2000-10-24 Oki Electric Industry Co., Ltd. Logic circuit having dummy MOS transistor
US5888887A (en) 1997-12-15 1999-03-30 Chartered Semiconductor Manufacturing, Ltd. Trenchless buried contact process technology
US6054659A (en) 1998-03-09 2000-04-25 General Motors Corporation Integrated electrostatically-actuated micromachined all-metal micro-relays
US6229177B1 (en) 1998-03-30 2001-05-08 Advanced Micro Devices, Inc. Semiconductor with laterally non-uniform channel doping profile
KR100268882B1 (ko) 1998-04-02 2000-10-16 김영환 반도체 메모리 장치의 보안 회로
US6207999B1 (en) * 1998-05-04 2001-03-27 Texas Instruments-Acer Incorporated Double coding mask read only memory (mask ROM) for minimizing band-to-band leakage
US6172899B1 (en) 1998-05-08 2001-01-09 Micron Technology. Inc. Static-random-access-memory cell
US6046659A (en) 1998-05-15 2000-04-04 Hughes Electronics Corporation Design and fabrication of broadband surface-micromachined micro-electro-mechanical switches for microwave and millimeter-wave applications
JP2000012687A (ja) 1998-06-23 2000-01-14 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2000040810A (ja) 1998-07-23 2000-02-08 Seiko Epson Corp 半導体装置
JP2000040809A (ja) 1998-07-23 2000-02-08 Seiko Epson Corp 半導体装置
US6355508B1 (en) 1998-09-02 2002-03-12 Micron Technology, Inc. Method for forming electrostatic discharge protection device having a graded junction
US6215158B1 (en) 1998-09-10 2001-04-10 Lucent Technologies Inc. Device and method for forming semiconductor interconnections in an integrated circuit substrate
US6146952A (en) 1998-10-01 2000-11-14 Advanced Micro Devices Semiconductor device having self-aligned asymmetric source/drain regions and method of fabrication thereof
US6093609A (en) 1998-11-18 2000-07-25 United Microelectronics Corp. Method for forming semiconductor device with common gate, source and well
US6291325B1 (en) 1998-11-18 2001-09-18 Sharp Laboratories Of America, Inc. Asymmetric MOS channel structure with drain extension and method for same
US6242329B1 (en) 1999-02-03 2001-06-05 Advanced Micro Devices, Inc. Method for manufacturing asymmetric channel transistor
US6103563A (en) 1999-03-17 2000-08-15 Advanced Micro Devices, Inc. Nitride disposable spacer to reduce mask count in CMOS transistor formation
US6326675B1 (en) 1999-03-18 2001-12-04 Philips Semiconductor, Inc. Semiconductor device with transparent link area for silicide applications and fabrication thereof
US6117762A (en) * 1999-04-23 2000-09-12 Hrl Laboratories, Llc Method and apparatus using silicide layer for protecting integrated circuits from reverse engineering
US6384457B2 (en) 1999-05-03 2002-05-07 Intel Corporation Asymmetric MOSFET devices
US6255174B1 (en) 1999-06-15 2001-07-03 Advanced Micro Devices, Inc. Mos transistor with dual pocket implant
US6365453B1 (en) 1999-06-16 2002-04-02 Micron Technology, Inc. Method and structure for reducing contact aspect ratios
US6057520A (en) 1999-06-30 2000-05-02 Mcnc Arc resistant high voltage micromachined electrostatic switch
US6261912B1 (en) 1999-08-10 2001-07-17 United Microelectronics Corp. Method of fabricating a transistor
US6479350B1 (en) 1999-08-18 2002-11-12 Advanced Micro Devices, Inc. Reduced masking step CMOS transistor formation using removable amorphous silicon sidewall spacers
US6465315B1 (en) 2000-01-03 2002-10-15 Advanced Micro Devices, Inc. MOS transistor with local channel compensation implant
TW439299B (en) 2000-01-11 2001-06-07 United Microelectronics Corp Manufacturing method of metal oxide semiconductor having selective silicon epitaxial growth
US6566204B1 (en) 2000-03-31 2003-05-20 National Semiconductor Corporation Use of mask shadowing and angled implantation in fabricating asymmetrical field-effect transistors
US6399452B1 (en) 2000-07-08 2002-06-04 Advanced Micro Devices, Inc. Method of fabricating transistors with low thermal budget
US7217977B2 (en) 2004-04-19 2007-05-15 Hrl Laboratories, Llc Covert transformation of transistor properties as a circuit protection method
JP2002170886A (ja) 2000-09-19 2002-06-14 Seiko Instruments Inc 基準電圧用半導体装置とその製造方法
EP1193758A1 (en) 2000-10-02 2002-04-03 STMicroelectronics S.r.l. Anti-deciphering contacts
US6815816B1 (en) * 2000-10-25 2004-11-09 Hrl Laboratories, Llc Implanted hidden interconnections in a semiconductor device for preventing reverse engineering
EP1202353A1 (en) 2000-10-27 2002-05-02 STMicroelectronics S.r.l. Mask programmed ROM and method of fabrication
TW471044B (en) 2000-11-14 2002-01-01 Vanguard Int Semiconduct Corp Method for producing dummy gate of ESD protective device
DE10058078C1 (de) 2000-11-23 2002-04-11 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Analysierschutz und Verfahren zur Herstellung der Anordnung
TWI288472B (en) 2001-01-18 2007-10-11 Toshiba Corp Semiconductor device and method of fabricating the same
US7294935B2 (en) 2001-01-24 2007-11-13 Hrl Laboratories, Llc Integrated circuits protected against reverse engineering and method for fabricating the same using an apparent metal contact line terminating on field oxide
JP2002252289A (ja) 2001-02-27 2002-09-06 Fuji Electric Co Ltd 半導体集積回路装置およびその製造方法
DE10120520A1 (de) 2001-04-26 2002-11-14 Infineon Technologies Ag Halbleiterbauelement und Herstellungsverfahren
US6466489B1 (en) 2001-05-18 2002-10-15 International Business Machines Corporation Use of source/drain asymmetry MOSFET devices in dynamic and analog circuits
TWI222747B (en) 2001-05-29 2004-10-21 Macronix Int Co Ltd Method of manufacturing metal-oxide semiconductor transistor
US6740942B2 (en) 2001-06-15 2004-05-25 Hrl Laboratories, Llc. Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact
US6911694B2 (en) 2001-06-27 2005-06-28 Ricoh Company, Ltd. Semiconductor device and method for fabricating such device
US6476449B1 (en) 2001-09-05 2002-11-05 Winbond Electronics Corp. Silicide block for ESD protection devices
JP2003086807A (ja) 2001-09-10 2003-03-20 Oki Electric Ind Co Ltd 電界効果トランジスタの製造方法
JP2003100899A (ja) 2001-09-27 2003-04-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6621116B2 (en) * 2001-12-20 2003-09-16 Michael David Church Enhanced EPROM structures with accentuated hot electron generation regions
US6921690B2 (en) 2001-12-20 2005-07-26 Intersil Americas Inc. Method of fabricating enhanced EPROM structures with accentuated hot electron generation regions
KR100502407B1 (ko) 2002-04-11 2005-07-19 삼성전자주식회사 고유전막과 높은 도전성의 전극을 갖는 게이트 구조체 및그 형성 방법
JP3746246B2 (ja) 2002-04-16 2006-02-15 株式会社東芝 半導体装置の製造方法
JP2003324159A (ja) 2002-04-26 2003-11-14 Ricoh Co Ltd 半導体装置
JP2003330365A (ja) 2002-05-09 2003-11-19 Toshiba Corp コンテンツ配布／受信方法
KR100958421B1 (ko) 2002-09-14 2010-05-18 페어차일드코리아반도체 주식회사 전력 소자 및 그 제조방법
US7049667B2 (en) * 2002-09-27 2006-05-23 Hrl Laboratories, Llc Conductive channel pseudo block process and circuit to inhibit reverse engineering
JP2004134589A (ja) 2002-10-10 2004-04-30 Sanyo Electric Co Ltd 半導体装置
US6924552B2 (en) * 2002-10-21 2005-08-02 Hrl Laboratories, Llc Multilayered integrated circuit with extraneous conductive traces
US7208383B1 (en) 2002-10-30 2007-04-24 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor component
US6833307B1 (en) 2002-10-30 2004-12-21 Advanced Micro Devices, Inc. Method for manufacturing a semiconductor component having an early halo implant
US6979606B2 (en) * 2002-11-22 2005-12-27 Hrl Laboratories, Llc Use of silicon block process step to camouflage a false transistor
AU2003293540A1 (en) 2002-12-13 2004-07-09 Raytheon Company Integrated circuit modification using well implants
US6746924B1 (en) 2003-02-27 2004-06-08 International Business Machines Corporation Method of forming asymmetric extension mosfet using a drain side spacer
US6825530B1 (en) 2003-06-11 2004-11-30 International Business Machines Corporation Zero Threshold Voltage pFET and method of making same
US7179712B2 (en) 2003-08-14 2007-02-20 Freescale Semiconductor, Inc. Multibit ROM cell and method therefor
US7012273B2 (en) 2003-08-14 2006-03-14 Silicon Storage Technology, Inc. Phase change memory device employing thermal-electrical contacts with narrowing electrical current paths
US7214575B2 (en) 2004-01-06 2007-05-08 Micron Technology, Inc. Method and apparatus providing CMOS imager device pixel with transistor having lower threshold voltage than other imager device transistors
US7242063B1 (en) 2004-06-29 2007-07-10 Hrl Laboratories, Llc Symmetric non-intrusive and covert technique to render a transistor permanently non-operable
US7195266B2 (en) 2004-07-01 2007-03-27 Cnh America Llc Kingpin assembly for a three-wheeled agricultural applicator
JP2006073939A (ja) 2004-09-06 2006-03-16 Toshiba Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
JP4540438B2 (ja) 2004-09-27 2010-09-08 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8168487B2 (en) 2006-09-28 2012-05-01 Hrl Laboratories, Llc Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104681460A (zh) * 2013-11-28 2015-06-03 中芯国际集成电路制造(上海)有限公司 一种离子注入测试方法、测试结构和半导体器件
CN104681460B (zh) * 2013-11-28 2017-11-10 中芯国际集成电路制造(上海)有限公司 一种离子注入测试方法、测试结构和半导体器件

Also Published As

Publication number Publication date
GB2454418B (en) 2011-06-29
US20080079082A1 (en) 2008-04-03
US8564073B1 (en) 2013-10-22
TW200830465A (en) 2008-07-16
GB0903035D0 (en) 2009-04-08
JP2010505279A (ja) 2010-02-18
GB2454418A (en) 2009-05-06
US8168487B2 (en) 2012-05-01
WO2008042620A1 (en) 2008-04-10
TWI445135B (zh) 2014-07-11

Similar Documents

Publication Publication Date Title
JP5144667B2 (ja) リバースエンジニアリングに対する改善された抵抗力を有する半導体チップ
US8258583B1 (en) Conductive channel pseudo block process and circuit to inhibit reverse engineering
US8524553B2 (en) Integrated circuit modification using well implants
US6117762A (en) Method and apparatus using silicide layer for protecting integrated circuits from reverse engineering
US7541266B2 (en) Covert transformation of transistor properties as a circuit protection method
US7008873B2 (en) Integrated circuit with reverse engineering protection
JP5308482B2 (ja) 偽装トランジスタをカムフラージュするためのシリコンブロックプロセスステップの使用
US7935603B1 (en) Symmetric non-intrusive and covert technique to render a transistor permanently non-operable
US11637076B2 (en) Electrically isolated gate contact in FINFET technology for camouflaging integrated circuits from reverse engineering
US11695011B2 (en) Integrated circuit layout cell, integrated circuit layout arrangement, and methods of forming the same
WO2003098692A1 (en) Integrated circuit with reverse engineering protection

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100909

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120619

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120912

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120920

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120926

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121023

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121122

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151130

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees