JP2710221B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特に多層配線及びその形成方法に関する。
【０００２】
【従来の技術】従来の半導体装置は、図５に示すよう
に、シリコン基板１の表面を選択酸化して形成した素子
分離用のフィールド酸化膜２により区画された素子形成
領域と、この素子形成領域を含む表面に形成した第１の
層間絶縁膜３の素子形成領域上に形成したコンタクトホ
ールと、このコンタクトホールを含む表面に順次積層し
たチタン膜５及び窒化チタン膜６からなるバリア層，こ
のバリア層上のコンタクトホール内に埋込んだタングス
テンプラグ７，タングステンプラグ７を含む表面に順次
積層したアルミニウム膜９及び窒化チタン膜１０をパタ
ーニングして形成した下層配線１１と、配線１１を含む
表面に形成した第２の層間絶縁膜４１と、第２の層間絶
縁膜４１に形成したヴィアホールを含む表面に下層配線
１１と同様に形成して配線１１と電気的に接続するチタ
ン膜１５，窒化チタン膜１６，タングステンプラグ１
７，アルミニウム膜１８，窒化チタン膜１９からなる上
層配線２０と、上層配線２０を含む表面に形成した保護
膜４２とを有して構成される。
【０００３】
【発明が解決しようとする課題】アルミニウム配線中を
電流が流れると、電子流がアルミニウム原子にぶつか
り、原子が電子流の向きに移動してついには断線に到る
いわゆるエレクトロマイグレーションと呼ばれる現象が
起こりやすい。
【０００４】コンタクトホール又はヴィアホールに高融
点金属プラグを埋め込んでいる場合、コンタクトホール
又はヴィアホールの陰極側に接する配線はアルミニウム
原子がヴィアホールから流出してきた電子によって押し
流され、しかもアルミニウム原子がどこからも供給され
ないため、ボイドが生じやすく、断線を生じ易いという
問題点があった。このような問題は、半導体集積回路の
微細化に伴いより顕著となってくる。
【０００５】図５（ａ），（ｂ）に示すように、比較的
大きな配線ピッチＰ（例えば１．６μｍ以上）で配置さ
れた下層配線１１，１１ａに接続して上層配線２０，２
０ａが形成され下層配線１１，１１ａから上層配線２
０，２０ａへヴィアホール内に埋込まれたタングステン
プラグを介して電流が流れる場合を考えると、電子は電
子の流れ４５で示した矢印の向きに流れ、この電子に押
されて、アルミニウム原子が同じ向きに移動する。
【０００６】その結果、ヴィアホールのタングステンプ
ラグ１７の直上の上層配線２０，２０ａにアルミニウム
原子がふき寄せられてヒロック４４が生じやすく、同時
にタングステンプラグ１７直下の下層配線１１，１１ａ
はアルミニウム原子が流出することでボイド４３が生じ
やすい。
【０００７】配線ピッチＰが比較的大きい場合は、ヴィ
アホール４６の周辺に台座４７を形成して、ヴィアホー
ル４６との間のマージンを例えば０．３μｍ程度（配線
ピッチ１．６μｍの場合）に大きくできるので台座４６
に存在するアルミニウム原子がボイド４３を埋めるよう
にアルミニウム原子の移動方向４７のように移動するこ
とができ、ボイドが生じ難くなる。しかしながら、配線
ピッチＰが小さくなる（例えば、１．２μｍピッチ程度
以下）とヴィアホールの周囲に台座を設けることができ
ないため、ボイド４３を埋めるようなアルミニウム原子
の移動がなく、ボイド４３を生じて断線に到る。
【０００８】従って、半導体装置の高集積化が進むにつ
れて、ヴィアホール付近でのアルミニウム配線の断線不
良が生じやすくなり、信頼性が低下する傾向が加速す
る。
【０００９】本発明の目的は、ヴィアホールの周囲に台
座を形成する余裕のない微細な多層配線を形成する場合
の断線不良を低減させる半導体装置及びその製造方法を
提供することにある。
【００１０】
【課題を解決するための手段】本発明の構成は、高融点
金属が埋込まれているヴィアホールあるいはコンタクト
ホールを有する多層配線が搭載された半導体装置におい
て、前記ヴィアホールあるいは前記コンタクトホールの
上の配線上の層間絶縁膜中の前記ヴィアホールあるいは
前記コンタクトホールの真上部分、または前記ヴィアホ
ールの下の配線下の層間絶縁膜中の前記ヴィアホールの
直下部分のうち、少くとも一方に、前記配線の主配線材
料が埋め込まれた穴を有することを特徴とする。また、
本発明において、高融点金属が埋込まれているヴィアホ
ールあるいはヴィアホールとコンタクトホールを有する
多層配線が搭載され、前記ヴィアホールあるいは前記コ
ンタクトホールの上の第１の配線上の層間絶縁膜中の前
記ヴィアホールあるいは前記コンタクトホールの真上部
分、または前記ヴィアホールの下の第１の配線下の層間
絶縁膜中の前記ヴィアホールの直下部分のうち、少くと
も一方に、前記第１の配線の主配線材料が埋め込まれた
穴を有する半導体装置において、前記第１の配線上のヴ
ィアホールの内部が、外側から順に第１の主配線材料、
第１のバリアメタル、高融点金属によって埋め込まれて
おり、前記第１の主配線材料、第１のバリアメタルは前
記ヴィアホールの内部から層間絶縁膜上に延在し、前記
層間絶縁膜上に、下から順に前記第１の主配線材料、前
記第１のバリアメタル、第２の主配線材料、第２のバリ
アメタルからなる第２の配線層を有することを特徴とす
る。
【００１１】本発明の半導体装置の製造方法の構成は、
第１の層間絶縁膜形成後に、この第１の層間絶縁膜に選
択的に第１のヴィアホールを形成し、この第１のヴィア
ホールの表面を含む前記第１の層間絶縁膜上に第１のバ
リアメタルを全面形成し、さらに前記第１のヴィアホー
ルに高融点金属を埋設する工程と、前記第１のバリアメ
タル及び前記第１の層間絶縁膜の、この第１の層間絶縁
膜上に形成予定の第１の配線上に形成される第２の層間
絶縁膜に開口される第２のヴィアホールの真下部分を含
む領域に、下層の導電層までは到達しない深さの開口部
を設け、この開口部に前記配線の主配線材料を埋設する
工程と、前記開口部を含む表面を主配線材料で被覆し、
この主配線材料及び前記第１のバリアメタルをエッチン
グして前記第１の配線を形成する工程とを含むことを特
徴とし、また高融点金属が埋込まれている第１のヴィア
ホールあるいはコンタクトホールを有する第１の層間絶
縁膜上に第１の配線を形成し、この第１の配線上に第２
の層間絶縁膜の下層部を形成し、この第２の層間絶縁膜
の下層部の前記第１のヴィアホールあるいはコンタクト
ホールの真上の部分を含む領域に、前記第１の配線まで
達する開口部を設けて、この開口部に前記第１の配線の
主配線材料を埋設する工程と、前記開口部を含む前記第
２の層間絶縁膜の下層部の上に前記第２の層間絶縁膜の
上層部を形成し、前記開口部以外の領域に前記第２の層
間絶縁膜の上層部とその下層部とを貫通する第２のヴィ
アホールを形成する工程とを含むことを特徴とし、さら
に第１の層間絶縁膜形成後にこの第１の層間絶縁膜に選
択的に第１のヴィアホールあるいはコンタクトホールを
形成し、この第１のヴィアホールあるいはコンタクトホ
ールを含む前記第１の層間絶縁膜上に第１のバリアメタ
ルを全面形成し、さらに前記第１のヴィアホールあるい
はコンタクトホールに高融点金属を埋設する工程と、前
記第１のバリアメタル及び前記第１の層間絶縁膜の、こ
の第１の層間絶縁膜上に形成予定の第１の配線上に形成
される第２の層間絶縁膜に開口される第２のヴィアホー
ルの真下部分を含む領域に、下の導電層までは達しない
深さの開口部を設け、この開口部に前記第１の配線の主
配線材料を埋設する工程と、その後全面に前記主配線材
料の層を形成し、前記主配線材料及び前記第１のバリア
メタルを選択的にエッチングして前記第１の配線を形成
する工程と、前記第１の配線上に前記第２の層間絶縁膜
の下層部のみを形成し、前記第１のヴィアホールあるい
はコンタクトホールの真上部分を含む領域に前記第１の
配線まで達する開口部を選択的に設け、この開口部に前
記主配線材料を埋設する工程と、前記第２の層間絶縁膜
の上層部を形成し、前記第２の層間絶縁膜を貫通する前
記第２のヴィアホールを選択的に選択的に形成し、この
第２のヴィアホールを含む第２の層間絶縁膜上に第２の
バリアメタルを全面形成し、さらに前記第２のヴィアホ
ール内を高融点金属で埋設する工程とを含むことを特徴
とする。なお、第１の主配線材料を含む第１の配線上に
形成された層間絶縁膜に、前記第１の主配線材料まで達
する第２のヴィアホールを選択的に形成する工程と、前
記層間絶縁膜上に第１の主配線材料を披着形成し、この
第１の主配線材料上に第１のバリアメタルを被着形成す
る工程と、この第１のバリアメタル上に高融点金属を気
相成長してエッチングバックすることにより前記ヴィア
ホール内のみに前記高融点金属を残す工程と、この上全
面に下から第２の主配線材料と第２のバリアメタルを被
着形成し、この第２のバリアメタル、第２の主配線材
料、第１のバリアメタル、第１の主配線材料を選択的に
エッチングして下から順に第１の主配線材料、第１のバ
リアメタル、第２の主配線材料、第２のバリアメタルか
らなる第２の配線層を形成する工程とを含むことができ
る。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
【００１３】図１（ａ）〜（ｃ）および図２（ａ），
（ｂ）は本発明の第１の実施例の製造方法を説明するた
めの工程順に示した半導体チップの断面図である。
【００１４】まず、図１（ａ）に示すように、シリコン
基板１の表面を選択酸化して素子分離用のフィールド酸
化膜２を形成して素子形成領域を区画する。次に、この
素子形成領域を含むフィールド酸化膜２の上に厚さ１５
０ｎｍのシリコン酸化膜及び厚さ６５０ｎｍのＢＰＳＧ
膜を積層して層間絶縁膜３を形成し、素子形成領域上の
層間絶縁膜３を選択的にエッチングしてコンタクトホー
ル４を形成する。
【００１５】次に、図１（ｂ）に示すように、コンタク
トホール４を含む表面にスパッタ法により厚さ６０ｎｍ
のチタン膜５および厚さ１００ｎｍの窒化チタン膜６を
順次堆積してバリア層を形成した後、気相成長法により
コンタクトホール４を含む表面にタングステン膜を堆積
してエッチバックし、コンタクトホール４内に埋込んだ
コンタクト用のタングステンプラグ７を形成する。次
に、ＣＨＦ3 とＯ2 の混合ガスを用いる反応性イオンエ
ッチングによりフィールド酸化膜２の上の窒化チタン膜
６，チタン膜５および層間絶縁膜３の中域までを選択的
に順次エッチングしてチタン膜５および窒化チタン膜６
を含む下層配線とその上層に形成する上層配線とを接続
するためのヴィアホール形成領域に第１の穴８を形成す
る。
【００１６】次に、図１（ｃ）に示すように、穴８を含
む窒化チタン膜６の上にスパッタ法でアルミニウム膜９
を４５０ｎｍの厚さに堆積して真空中で４５０℃の熱処
理によりアルミニウム膜９をリフローして穴８内を充填
する。次に、アルミニウム膜９の上にスパッタ法で窒化
チタン膜１０を５０ｎｍの厚さに堆積した後、反応性イ
オンエッチングで窒化チタン膜１０，アルミニウム膜
９，窒化チタン膜６，チタン膜５を選択的に順次エッチ
ングしてタングステンプラグ７を介してシリコン基板１
と電気的に接続する下層配線１１を形成する。
【００１７】次に図２（ａ）に示すように、下層配線１
１を含む表面にプラズマＣＶＤ法によりシリコン酸化膜
１２を約１．２μｍの厚さに堆積した後化学的機械的研
磨により下層配線１１上のシリコン酸化膜１２の厚さが
約４００ｎｍとなるように研削して表面を平坦化する。
次に、タングステンプラグ７上のシリコン酸化膜１２を
選択的にエッチングしてアルミニウム膜９に達する第２
の穴を形成し、この第２の穴を含む表面にスパッタ法で
アルミニウム膜１３を８００ｎｍの厚さに堆積して４５
０℃の温度でリフローし、第２の穴内を充填し、再度化
学的機械的研磨により第２の穴以外のアルミニウム膜１
３を削り取る。
【００１８】次に、アルミニウム膜１３を含むシリコン
酸化膜１２の表面にプラズマＣＶＤ法によりシリコン酸
化膜１４を４００ｎｍの厚さに堆積してシリコン酸化膜
１２及びシリコン酸化膜１４からなる第２の層間絶縁膜
を形成し、ＣＨＦ3 とＯ2 との混合ガスを用いる反応性
イオンエッチングにより穴８上の第２の層間絶縁膜を選
択的にエッチングして窒化チタン膜１０もしくはアルミ
ニウム膜９に達するヴィアホールを形成する。次に、こ
のヴィアホールを含むシリコン酸化膜１４の上にスパッ
タ法により厚さ３０ｎｍのチタン膜１５および厚さ１０
０ｎｍの窒化チタン膜１６を順次堆積した後、気相成長
によりヴィアホールを含む窒化チタン膜１６の上にタン
グステン膜を堆積してエッチバックし、ヴィアホール内
に埋込んだタングステンプラグ１７を形成する。次に、
タングステンプラグ１７を含む表面にスパッタ法により
厚さ６００ｎｍのアルミニウム膜１８および厚さ５０ｎ
ｍの窒化チタン膜１９を順次堆積し、反応性イオンエッ
チングにより窒化チタン膜１９，アルミニウム膜１８，
窒化チタン膜１６，チタン膜１５を選択的に順次エッチ
ングして上層配線２０を形成する。
【００１９】次に、図２（ｂ）に示すように、上層配線
２０を含む表面にプラズマＣＶＤ法でシリコン酸化膜２
１を約１．２μｍの厚さに堆積して表面を化学的機械的
研磨し、上層配線２０上で４００ｎｍの厚さになるよう
にシリコン酸化膜２１を研削して表面を平坦化する。次
に、ＣＨＦ3 とＯ2 との混合ガスを用いうる反応性イオ
ンエッチングによりシリコン酸化膜２１を選択的にエッ
チングしアルミニウム膜１８に達する第３の穴を形成し
この第３の穴を含む表面にスパッタ法でアルミニウム膜
２２を堆積して４５０℃でリフローして第３の穴内を充
填した後、化学的機械的研磨で第３の穴以外のアルミニ
ウム膜２２を削り取る。次に、全面にプラズマＣＶＤ法
でシリコン酸化窒化膜２３を５００ｎｍの厚さに堆積し
て保護膜を形成する。
【００２０】この実施例では、コンタクトホール４の直
上の下層配線１１の上に設けた第２の穴に主配線材料で
あるアルミニウム膜１３が埋込まれて下層配線１１のア
ルミニウム膜９と接続しており、また、ヴィアホール直
下の下配線１１の下に設けた第１の穴にアルミニウム膜
９ａ一部が埋込まれ更に、ヴィアホール直上の第２層配
線２０の上に設けた第３の穴にアルミニウム膜２２が埋
込まれて上層配線２０のアルミニウム膜１８と接続して
いることにより、ヴィアホールやコンタクトホールに電
流が流れるときに、電子流によってアルミニウム原子が
押し流されて生ずるアルミニウム中のボイドが、それぞ
れアルミニウム膜９，１３，２２からのアルミニウム原
子によって埋められるため、断線不良が発生し難くな
る。
【００２１】図３（ａ），（ｂ）は本発明の第２の実施
例の製造方法を説明するための工程順に示した半導体チ
ップの断面図である。
【００２２】まず、図３（ａ）に示すように、第１の実
施例と同様の工程でシリコン基板１の上に素子分離用の
フィールド酸化膜２，層間絶縁膜３，層間絶縁膜３に設
けたコンタクトホールに埋込んだタングステンプラグ７
を介して素子形成領域のシリコン基板１と電気的に接続
し層間絶縁膜３上に設けた下層配線１１，下層配線１１
をを含む表面に設けたシリコン酸化膜１２，シリコン酸
化膜１２に形成した開孔部に埋込み下層配線１１に接続
したアルミニウム膜１３，アルミニウム膜１３を含むシ
リコン酸化膜１２の上に設けたシリコン酸化膜１４，シ
リコン酸化膜１４，１２を選択的エッチングして下層配
線１１に達するヴィアホールをそれぞれ形成した後、ヴ
ィアホールを含む表面にスパッタ法でアルミニウム膜２
４を２００ｎｍの厚さに堆積して４５０℃の真空中でリ
フローさせた後厚さ３０ｎｍのチタン膜２５および厚さ
１００ｎｍの窒化チタン膜２６を順次堆積する。
【００２３】ここで、アルミニウム膜２４をリフローさ
せる理由は、ヴィアホールの底部周囲のアルミニウム膜
を厚くすることにより、ここでの断線を防ぐためと、底
部でコンフォーマルな形状となるため、直後にスパッタ
法で形成されるチタン膜２５，窒化チタン膜２６のステ
ップカバレージを良くするためである。
【００２４】次に、全面にタングステン膜を気相成長さ
せた後エッチバックしてヴィアホール内にタングステン
プラグ２７を埋込む。
【００２５】次に、図３（ｂ）に示すようにタングステ
ンプラグ２７を含む窒化チタン膜２６の表面に厚さ４０
０ｎｍのアルミニウム膜２８および厚さ５０ｎｍの窒化
チタン膜２９を順次堆積した後、窒化チタン膜２９，ア
ルミニウム膜２８，窒化チタン膜２６，チタン膜２５，
アルミニウム膜２４を選択的に順次エッチングして下層
配線１１と電気的に接続する上層配線を形成し、この上
層配線を含む表面にＣＶＤ法で厚さ２００ｎｍのシリコ
ン酸化膜３０および厚さ５００ｎｍのシリコン酸化窒化
膜３１を順次堆積して保護膜を形成する。
【００２６】
【発明の効果】以上説明したように本発明は、ヴィアホ
ールあるいはコンタクトホールの真上に当る層間絶縁膜
に形成した穴に埋込んでその下の配線と一体化した金属
膜、又はヴィアホールの真下に当る層間絶縁膜に形成し
た穴に埋込んでその上の配線と一体化した金属膜うちの
少なくとも一方を備えていることにより、コンタクトホ
ールあるいはヴィアホール中に電流が流れるとき、電子
流に押されてアルミニウム原子が移動し、微小なボイド
が生じても、穴の中に埋込まれたアルミニウム膜からア
ルミニウム原子が移動してすぐにボイドを埋めるため、
断線を防止できるという効果を有する。
【００２７】穴の中に埋込まれたアルミニウムの体積と
断線に到るまでの時間は図４に示すように、例えば、配
線幅０．８μｍ、ヴィアホールの寸法０．６μｍ×０．
６μｍでヴィアホールの台座が無い場合、温度２５０
℃、電流密度３×１０5 Ａ／ｃｍ2 の測定条件で、全サ
ンプルの１／２が断線するまでの時間ｔ50は曲線のよう
になり、埋込まれたアルミニウム膜の体積にほぼ比例し
てｔ50が長くなっていることがわかる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の製造方法を説明するた
めの工程順に示した半導体チップの断面図。
【図２】本発明の第１の実施例の製造方法を説明するた
めの工程順に示した半導体チップの断面図。
【図３】本発明の第２の実施例の製造方法を説明するた
めの工程順に示した半導体チップの断面図。
【図４】穴に埋込まれたアルミニウム膜の体積とサンプ
ルの１／２が断線するまでの時間との関係を示す図。
【図５】従来の半導体装置の一例を示す半導体チップの
断面図。
【図６】従来の半導体装置の問題点を説明するためのレ
イアウト図及びＡ−Ａ′線断面図。
【符号の説明】
１ シリコン基板 ２ フィールド酸化膜 ３，４１ 層間絶縁膜 ４ コンタクトホール ５，１５，２５ チタン膜 ６，１０，１６，１９，２６，２９ 窒化チタン膜 ７，１７，２７ タングステンプラグ ８ 穴 ９，１３，１８，２２，２４，２８ アルミニウム膜 １１，１１ａ 下層配線 １２，１４，２１，３０ シリコン酸化膜 ２０，２０ａ 上層配線 ２３，３１ シリコン酸化窒化膜 ４２ 保護膜 ４３ ボイド ４４ ヒロック ４５ 電子の流れ ４６ ヴィアホール

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 高融点金属が埋込まれているヴィアホー
    ルあるいはコンタクトホールを有する多層配線が搭載さ
    れた半導体装置において、前記ヴィアホールあるいは前
    記コンタクトホールの上の配線上の層間絶縁膜中の前記
    ヴィアホールあるいは前記コンタクトホールの真上部
    分、または前記ヴィアホールの下の配線下の層間絶縁膜
    中の前記ヴィアホールの直下部分のうち、少くとも一方
    に、前記配線の主配線材料が埋め込まれた穴を有するこ
    とを特徴とする半導体装置。
  2. 【請求項２】 第１の層間絶縁膜形成後に、この第１の
    層間絶縁膜に選択的に第１のヴィアホールを形成し、こ
    の第１のヴィアホールの表面を含む前記第１の層間絶縁
    膜上に第１のバリアメタルを全面形成し、さらに前記第
    １のヴィアホールに高融点金属を埋設する工程と、前記
    第１のバリアメタル及び前記第１の層間絶縁膜の、この
    第１の層間絶縁膜上に形成予定の第１の配線上に形成さ
    れる第２の層間絶縁膜に開口される第２のヴィアホール
    の真下部分を含む領域に、下層の導電層までは到達しな
    い深さの開口部を設け、この開口部に前記配線の主配線
    材料を埋設する工程と、前記開口部を含む表面を主配線
    材料で被覆し、この主配線材料及び前記第１のバリアメ
    タルをエッチングして前記第１の配線を形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  3. 【請求項３】 高融点金属が埋込まれている第１のヴィ
    アホールあるいはコンタクトホールを有する第１の層間
    絶縁膜上に第１の配線を形成し、この第１の配線上に第
    ２の層間絶縁膜の下層部を形成し、この第２の層間絶縁
    膜の下層部の前記第１のヴィアホールあるいはコンタク
    トホールの真上の部分を含む領域に、前記第１の配線ま
    で達する開口部を設けて、この開口部に前記第１の配線
    の主配線材料を埋設する工程と、前記開口部を含む前記
    第２の層間絶縁膜の下層部の上に前記第２の層間絶縁膜
    の上層部を形成し、前記開口部以外の領域に前記第２の
    層間絶縁膜の上層部とその下層部とを貫通する第２のヴ
    ィアホールを形成する工程とを含むことを特徴とする半
    導体装置の製造方法。
  4. 【請求項４】 第１の層間絶縁膜形成後にこの第１の層
    間絶縁膜に選択的に第１のヴィアホールあるいはコンタ
    クトホールを形成し、この第１のヴィアホールあるいは
    コンタクトホールを含む前記第１の層間絶縁膜上に第１
    のバリアメタルを全面形成し、さらに前記第１のヴィア
    ホールあるいはコンタクトホールに高融点金属を埋設す
    る工程と、前記第１のバリアメタル及び前記第１の層間
    絶縁膜の、この第１の層間絶縁膜上に形成予定の第１の
    配線上に形成される第２の層間絶縁膜に開口される第２
    のヴィアホールの真下部分を含む領域に、下の導電層ま
    では達しない深さの開口部を設け、この開口部に前記第
    １の配線の主配線材料を埋設する工程と、その後全面に
    前記主配線材料の層を形成し、前記主配線材料及び前記
    第１のバリアメタルを選択的にエッチングして前記第１
    の配線を形成する工程と、前記第１の配線上に前記第２
    の層間絶縁膜の下層部のみを形成し、前記第１のヴィア
    ホールあるいはコンタクトホールの真上部分を含む領域
    に前記第１の配線まで達する開口部を選択的に設け、こ
    の開口部に前記主配線材料を埋設する工程と、前記第２
    の層間絶縁膜の上層部を形成し、前記第２の層間絶縁膜
    を貫通する前記第２のヴィアホールを選択的に選択的に
    形成し、この第２のヴィアホールを含む第２の層間絶縁
    膜上に第２のバリアメタルを全面形成し、さらに前記第
    ２のヴィアホール内を高融点金属で埋設する工程とを含
    むことを特徴とする半導体装置の製造方法。
  5. 【請求項５】 高融点金属が埋込まれているヴィアホー
    ルあるいはヴィアホールとコンタクトホールを有する多
    層配線が搭載され、前記ヴィアホールあるいは前記コン
    タクトホールの上の第１の配線上の層間絶縁膜中の前記
    ヴィアホールあるいは前記コンタクトホールの真上部
    分、または前記ヴィアホールの下の第１の配線下の層間
    絶縁膜中の前記ヴィアホールの直下部分のうち、少くと
    も一方に、前記第１の配線の主配線材料が埋め込まれた
    穴を有する半導体装置において、前記第１の配線上のヴ
    ィアホールの内部が、外側から順に第１の主配線材料、
    第１のバリアメタル、高融点金属によって埋め込まれて
    おり、前記第１の主配線材料、第１のバリアメタルは前
    記ヴィアホールの内部から層間絶縁膜上に延在し、前記
    層間絶縁膜上に、下から順に前記第１の主配線材料、前
    記第１のバリアメタル、第２の主配線材料、第２のバリ
    アメタルからなる第２の配線層を有することを特徴とす
    る半導体装置。
  6. 【請求項６】 前記第１の主配線材料と前記第２の主配
    線材料が同じものからなる請求項５記載の半導体装置。
  7. 【請求項７】 第１の主配線材料を含む第１の配線上に
    形成された層間絶縁膜に、前記第１の主配線材料まで達
    する第２のヴィアホールを選択的に形成する工程と、前
    記層間絶縁膜上に第１の主配線材料を披着形成し、この
    第１の主配線材料上に第１のバリアメタルを被着形成す
    る工程と、この第１のバリアメタル上に高融点金属を気
    相成長してエッチングバックすることにより前記ヴィア
    ホール内のみに前記高融点金属を残す工程と、この上全
    面に下から第２の主配線材料と第２のバリアメタルを被
    着形成し、この第２のバリアメタル、第２の主配線材
    料、第１のバリアメタル、第１の主配線材料を選択的に
    エッチングして下から順に第１の主配線材料、第１のバ
    リアメタル、第２の主配線材料、第２のバリアメタルか
    らなる第２の配線層を形成する工程とを含む請求項２ま
    たは３記載の半導体装置の製造方法。
  8. 【請求項８】 前記第１の主配線材料と前記第２の主配
    線材料とを同じものを用いる請求項７記載の半導体装置
    の製造方法。
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