KR100202633B1 - 반도체 소자 제조방법 - Google Patents

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Abstract

본 발명에 의한 반도체 소자 제조방법은, 반도체 기판 상에 게이트 패턴을 형성하는 공정과; 상기 게이트 패턴 측벽에 제1 및 제2 측벽 스페이서를 형성하는 공정과; 상기 게이트 패턴과 제1 및 제2측벽 스페이서를 마스크로하여 고농도의 불순물을 이온주입하여, 기판 내에 불순물 확산 영역을 형성하는 공정과; 상기 게이트 패턴과 제1 및 제2 축벽 스페이서가 형성되어 있는 기판으로 전이금속을 이온주입한 후 열처리하여 폴리사이드 및 실리사이드를 형성하는 공정 및; 상기 제2 측벽 스페이서를 제거하는 공정으로 이루어져, 1) 양질(good quality)의 실리사이드를 형성할 수 있게 되어 소오스/드레인 영역의 콘택 저항을 감소시킬 수 있으며, 2) 측벽 스페이서 내의 잔존금속에 의해 야기되던 게이트와 소오스/드레인 간의 누설전류 발생을 억제할 수 있고, 3)측벽 스페이서의 절연특성 열화로 인해 야기되던 핫 캐리어에 의한 트랩 생성을 제거 할 수 있게 된다.

Description

반도체 소자 제조방법
제1(a)도 내지 제1(g)도는 종래 기술에 따른 반도체 소자 제조방법을 도시한 공정수순도,
제2(a)도 내지 제2(i)도는 본 발명에 따른 반도체 소자 제조방법을 도시한 공정수순도.
* 도면의 주요부분에 대한 부호의 설명
s : 반도체 기판 10 : 게이트 절연막
20 : 게이트 금속 30 : 감광막 패턴
40 : 저농도의 n형 또는 p형 영역
40' : 고농도의 n형 또는 p형 접합 영역
50,50' : 제1 및 제2 측벽 스페이서
60 : 폴리사이드 70 : 실리사이드
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 소오스/드레인 영역의 콘택 저항을 감소시키고, 게이트와 소오스/드레인(gate-to-source/drain) 간의 누설전류(leak current)를 제거할 수 있도록한 반도체 소자 제조방법에 관한 것이다.
제1(a)도 내지 제1(g)도에 도시된 공정수순도를 참조하여 종래 일반적으로 사용되어 오던 반도체 소자의 제조공정을 살표보면 다음과 같다.
제1 공정으로서, 제1(a)도에 도시된 바와 같이 반도체 기판(예컨대, 실리콘 기판)(s) 상에 게이트 절연막(1)과 게이트 금속(2)인 폴리실리콘을 순차적으로 증착한다.
제2공정으로서, 제1(b)도에 도시된 바와 같이 상기 게이트 금속(2)상의 소정 부분에 감광막 패턴(3)을 형성하고, 이를 마스크로 한 사진식각공정으로 상기 게이트 금속(2) 및 게이트 절연막(1)을 삭각하여 게이트 패턴을 형성한다.
제3공정으로서, 제1(c)도에 도시된 바와 같이 상기 감광막 패턴(3)을 마스크로하여 기판(s) 내로 저농도의 n형 또는 p형 불순물(dopant)을 이온주입(implant)한다. 그 결과, 상기 게이트 패턴 좌/우측 기판 내에 불순물 이온주입영역으로서, 조농도의 n형 또는 p 형 영역(4)이 형성된다.
제4공정으로서, 제1(d)도에 도시된 바와 같이 상기 감광막 패턴(3)을 제거하고, 게이트 패턴을 포함한 상기 기판(s) 상에 절연막을 증착한 뒤, 이를 건식식각(dry etching)하여 상기 게이트 패턴 측벽에 측벽 스페이서(5)를 형성한다.
제5공정으로서, 제1(e)도에 도시된 바와 같이 상기 게이트 패턴 및 측벽 스페이서(5)를 마스크로하여 기판(s) 내로 고농도의 n형 또는 p형 불순물을 이온주입한다. 그 결과, 상기 측벽 스페이서(5) 좌/우측 기판 내에 불순물 확산(diffusion) 영역으로서, 고농도의 n형 또는 p형 확산 영역(4')이 형성된다.
제6공정으로서, 제1(f)도에 도시된 바와 같이 상기 게이트 패턴과 측벽 스페이서(5)가 형성되어 있는 기판 내로 금속을 이온주입(metal implant)하고 열처리(annealing)를 실시하여, 제1(g)도에 도시된 바와 같이 금속이 이온주입된 부분의 상기 게이트 금속(2)에는 폴리사이드(polycide)(6)를 형성하고, 금속이 이온주입된 부분의 상기 고농도의 n형 또는 p형 접합 영역(4')에는 실리사이드(silicide)(7)를 형성하므로써, 반도체 소자 제조를 완료한다.
이와 같이 공정을 진행할 경우, 금속 이온주입시 측벽 스페이서내에 금속(a)이 잔류하게 된다. 이 잔류금속(a)은 절연막의 결합(band)구조를 변화시키며, 게이트와 소오스/드레인 간에 누설전류를 발생시킨다. 이때, 누설전류는 소자의 고집적화에 의해 측벽 스페이서의 길이(length)이 작아짐에 따라 더욱 커지게 되므로, 이는 반도체 소자의 특성 저하를 유발하는 요인으로 작용하게 된다. 게다가, 측벽 스페이서 내에 잔존하는 금속(a)에 의해 측벽 스페이서의 절연특성(insulation quality)이 나빠지게 되어, 핫 캐리어(hot carrier)에 의한 트랩(trap) 생성이 용이하게 되는 문제점 또한 가지게 된다.
이에 본 발명은 상기와 같은 문제점을 해결하기 위하여 창안된 것으로, 전이금속 이온주입으로 자기정합된(self-aligned) 실리사이드를 형성하므로써 소오스/드레인 영역의 콘택 저항을 감소시키고, 제1 및 제2 제2 측벽 스페이서를 이용하여 게이트와 소오스/드레인 간에 유발되던 누설전류를 억제할 수 있도록 한 반도체 소자 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조방법은, 반도체 기판 상에 게이트 패턴을 형성하는 공정과; 상기 게이트 패턴 측벽에 제1 및 제2 측벽 스페이서를 결과 제1 및 제2 측벽 스페이서를 마스크로하여 고농도의 불순물을 이온주입하여, 기판 내에 불순물 확산 영역을 형성하는 공정과; 상기 게이트 패턴과 제1 및 제2 측벽 스페이서가 형성되어 있는 기판으로 전이금속을 이온주입한 후 열처리하여 폴리사이드 및 실리사이드를 형성하는 공정 및; 상기 제2 측벽 스페이서를 제거하는 공정으로 이루어진다.
상기 공정 결과, 측벽 스페이서 내의 잔존금속에 의해 야기되던 누설전류의 발생을 억제할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
제2(a)도 내지 제2(i)도는 본 발명에 따른 반도체 소자 제조방법을 도시한 공정수순도를 나타낸 것으로, 이를 참조하여 그 구체적인 공정을 살표보면 다음과 같다.
제1공정으로서, 제2(a)도에 도시된 바와 같이 반도체 기판(예컨대, 실리콘 기판)(s) 상에 게이트 절연막(10)과 게이트 금속(20)인 폴리실리콘을 순차적으로 증착한 후, 상기 게이트 금속(20) 상의 수정 부분에 감광막 패턴(30)을 형성하고, 이를 마스크로 한 사진식사공정으로 상기 게이트 금속(20) 및 게이트 절연막(10)을 시작하여 제2(b)도에 도시된 형태의 게이트 패턴을 형성한다.
제2공정으로서, 제2(C)도에 도시된 바와 같이 상기 감광막 패턴(30)을 마스크하여, 상기 기판(s) 내로 저농도의 n형 또는 p형 불순물을 이온주입한다. 그 결과, 상기 게이트 패턴 좌/우측 기판 내에 불순물 이온주입영역으로서, 저농도의 n형 또는 p형 영역(40)이 형성된다.
제3공정으로서, 제2(d)도에 도시된 바와 같이 상기 감광막 패턴(30)을 제거한 후, 게이트 패턴을 포함한 상기 기판(s) 상에 제1 절연막 예컨데, 산화막을 증착하고, 이를 이방성식각(anisotropic etching)(예컨대, 건식식각)한다. 그 결과, 상기 게이트 패턴 측벽에 제1측벽 스페이서 (50)가 형성된다.
제4공정으로서, 제2(e)도에 도시되 바와 같이 상기 게이트 패턴 및 제1 측벽 스페이서(50)를 포함한 기판(s) 상에, 제1측벽 스페이서(50)에 대해 식각 선택성(selectivity)이 우수한 제2 절연막, 예컨대 질화막을 증착하고, 이를 이방성식각(예컨대, 건식식각)하여 제2측벽 스페이서(50')를 형성한다.
제5공정으로서, 제2(f)도에 도시된 바와 같이 상기 게이트 패턴과 제1 및 제2측벽 스페이서(50),(50')를 마스크로하여, 상기 기판(s) 내로 고농도의 n형 또는 p형 불순물을 이온주입한다. 그 결과, 상기 제2측벽 스페이서(50') 좌/우측 기판(s) 내에 불순물 확산 영역으로서, 고농도의 n형 또는 p형 확산 영역(40')이 형성된다.
제6공정으로서, 제2(g)에 도시된 바와 같이 게이트 패턴과 제1 및 제2 측벽 스페이서(50),(50')가 형성되어 있는 상기 기판(s)으로 전이금속(예컨대, 코발트(Co)나 몰리브텐(Mo), 텅스텐(w), 또는 티타늄(Ti)등)을 이온주입하고, 600-850의 온도에서 열처리한다. 이때, 상기 전이금속 이온주입은 기판 온도 300-400, 전이금속의 농도 1-7*1016cm-2 ,이온주입 에너지 20-30 KeV의 조건하에서 실시한다. 그결과, 제2(h)도에 도시된 바와 같이 전이금속이 이온주입된 부분의 상기 게이트 금속(20)에는 폴리사이트(60)가 형성되고, 전이금속이 이온주입된 부분의 상기 고농도의 n형 또는 p형 확산 영역(40')에는 실리사이드(70)가 형성된다.
제7공정으로서, 제2(i)도에 도시된 바와 같이 상기 제2 측벽 스페이서(50')를 인산(H3PO4) 용액으로 습식식각하여 제거하므로써 본 공정을 완료한다.
이 경우, 전이금속 이온주입 공정 후의 대부분의 잔류금속이 제2측벽 스페이서(50') 영역에 존재하므로, 제7공정에서와 같이 제2측벽 스페이서(50')를 제거해 주게 되면, 누설전류 문제 및 핫 캐리어에 의한 트랩 발생 요인을 제거할 수 있게 된다.
상술한 바와 같이 본 발명에 의하면, 1) 양질(good quality)의 실리사이드를 형성할 수 있게 되어 소오스/드레인 영역의 콘택 저항을 감소시킬 수 있으며, 2) 측벽 스페이서 내의 잔존금속에 의해 야기되던 게이트와 소오스/드레인 간의 누설전류 발생을 억제할 수 있고, 3) 측벽 스페이서의 절연특성 열화로 인해 야기되던 핫 캐리어에 의한 트랩 생성을 제거할 수 있게 된다.

Claims (9)

  1. 반도체 기판 상에 게이트 패턴을 형성하는 공정과; 상기 게이트 패턴 측벽에 제 1및 제2측벽 스페이서를 형성하는 공정과; 상기 게이트 패턴과 제1 및 제2측벽 스페이서를 마스크로하여 고농도의 불순물을 이온주입하여, 기판 내에 불순물 확산 영역을 형성하는 공정과; 상기 게이트 패턴과 제1 및 제2 측벽 스페이서가 형성되어 있는 기판으로 전이금속을 이온주입한 후 열처리하여 폴리사이드 및 실리사이드를 형성하는 공정 및; 상기 제2측벽 스페이서를 제거하는 공정으로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제1항에 있어서, 상기 제1 및 제2측벽 스페이서는 상기 게이트 패턴을 포함한 반도체 기판 상에 제1절연막을 증착하는 공정과; 상기 제1 절연막을 이방성식각하여 게이트 패턴 측벽에 제1 측벽 스페이서를 형성하는 공정과; 상기 게이트 패턴 및 제1측벽 스페이서를 포함한 기판 상에 제2절연막을 증착하는 공정 및; 상기 제2 절연막을 이방성식각하여 제2측벽 스페이서를 형성하는 공정을 더 포함하여 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제1항에 있어서, 상기 제2 측벽 스페이서는 상기 제1 측벽 스페이서와 식각선택성이 있는 물질로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제 1항에 있어서, 상기 제1측벽 스페이서는 산화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법,
  5. 제1항에 있어서, 상기 제2 측벽 스페이서는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제1항에 있어서, 상기 전이금속은 코발트, 몰리브덴, 텅스텐, 티타늄 중 선택된 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제1항에 있어서, 상기 전이금속 이온주입 공정은 기판 온도 300-400, 전이금속의 농도 1-7*1016cm-2 ,이온주입 에너지 20-30 KeV의 조건하에서 실시하는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제1항에 있어서, 상기 열처리 공정은 600-850의 온도에서 실시하는 것을 특징으로 하는 반도체 소자 제조방법.
  9. 제1항에 있어서, 상기 제2측벽 스페이서는 습식식각에 의해 제거하는 것을 특징으로 하는 반도체 소자 제조방법.
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