KR100266029B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서 제 1 도전형의 반도체기판 상에 게이트절연막을 개재시켜 게이트를 형성하는 공정과, 상기 게이트를 마스크로 사용하여 상기 반도체기판에 제 2 도전형의 저농도영역을 형성하는 공정과, 상기 게이트의 측면에 측벽을 형성하고 상기 게이트 및 측벽을 마스크로 사용하여 상기 반도체기판에 제 2 도전형의 고농도영역을 형성하는 공정과, 상기 반도체기판 및 필드산화막 상에 상기 게이트 및 측벽를 덮도록 고융점 금속을 증착하여 금속층을 형성하고 상기 금속층의 상기 반도체기판과 접촉되는 부분에 실리콘이온주입영역을 형성하는 공정과, 상기 금속층을 1차 열처리하여 상기 반도체기판과 접촉되는 부분 및 상기 게이트 상의 금속층을 실리콘과 반응시켜 실리사이드층을 형성하는 공정과, 상기 필드산화막 및 측벽 상의 반응하지 않은 금속층을 선택적으로 제거하고 상기 1차 열처리된 실리사이드층을 2차 열처리하는 공정을 구비한다. 따라서, 반도체기판에 스파이크가 발생되는 것을 방지하여 누설전류가 흐르는 것을 방지할 수 있다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 소오스 및 드레인영역 상에 실리사이드층(silicide layer)을 형성할 때 반도체기판에 스파이크(spike)가 발생되는 것을 방지할 수 있는 반도체장치의 제조방법에 관한 것이다.
반도체장치가 고집적화됨에 따라 소오스 및 드레인영역으로 이용되는 불순물영역이 감소되어 불순물영역의 접촉 저항이 증가되므로 동작 속도가 저하되는 문제점이 발생되었다.
그러므로, 반도체장치 내의 소오스 및 드레인영역의 표면에 Ti, W, Mo, Co, Ta 또는 Pt 등의 고융점 금속의 실리사이드층을 형성하여 저항을 감소시킨다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 제조공정도이다.
도 1a를 참조하면, P형의 반도체기판(11)의 소정 부분에 LOCOS(Local Oxidation of Silicon) 방법 등의 소자격리방법에 의해 필드산화막(13)을 형성하여 소자의 활성영역과 소자격리영역을 형성한다.
도 1b를 참조하면, 반도체기판(11)의 표면을 열산화하여 게이트산화막(15)을 형성한다. 그리고, 필드산화막(13) 및 게이트산화막(15)의 상부에 불순물이 도핑된 다결정실리콘을 증착하고 패터닝하여 게이트(17)를 한정한다. 게이트(17)를 마스크로 사용하여 반도체기판(11)에 아세닉(As) 또는 인(P) 등의 N형 불순물을 저농도로 이온 주입하여 LDD(Lightly Doped Drain) 구조를 형성하기 위한 저농도영역(19)을 형성한다.
도 1c를 참조하면, 게이트(17)의 측면에 측벽(21)을 형성한다. 상기에서 측벽(21)은 반도체기판(11) 상에 게이트(17)를 덮도록 산화실리콘을 증착하고 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 방법 등으로 에치백(etchback)하므로써 형성된다. 그리고, 게이트(17)와 측벽(21)을 마스크로 사용하여 반도체기판(11)에 아세닉(As) 또는 인(P) 등의 N형 불순물을 고농도로 이온 주입하여 소오스 및 드레인영역으로 이용되는 고농도영역(23)을 저농도영역(19)과 중첩되게 형성한다.
도 1d를 참조하면, 반도체기판(11) 및 필드산화막(13) 상에 게이트(17) 및 측벽(21)를 덮도록 Ti, W, Mo, Co, Ta 또는 Pt 등의 고융점 금속을 증착한 후 RTA(Rapid Thermal Annealing) 방법으로 2번의 열처리하여 게이트(17) 및 고농도영역(23)의 표면에 자기 정렬된 실리사이드층(25)을 형성한다.
상기에서, 실리사이드층(25)은 700∼800℃의 온도에서 1차 열처리하고 게이트(17) 및 고농도영역(23)의 표면에만 잔류하도록 필드산화막(13) 및 측벽(21) 상에 반응하지 않은 고융점금속을 에치 백하여 제거한 후, 다시, 게이트(17) 및 고농도영역(23) 상에 잔류하는 것을 850∼950℃의 온도에서 2차 열처리하므로써 형성된다.
상술한 바와 같이 종래 기술은 실사이드층은 고융점 금속을 증착한 후 RTA 방법으로 2번의 열처리하여 형성하는 데, 먼저, 700∼800℃의 온도에서 1차 열처리하면 입자(grain)의 크기가 작게되어 비저항이 높게되며, 다시, 850∼950℃의 온도에서 2차 열처리하면 입자가 크게 성장되어 비저항이 낮게된다.
그러나, 상술한 종래의 반도체장치의 제조방법은 고융점 금속층을 열처리하여 실리사이드층을 형성할 때 반도체기판의 실리콘이 이 고융점 금속층으로 고용되므로 스파이크가 발생되어 누설전류가 증가되는 문제점이 있었다.
따라서, 본 발명의 목적은 반도체기판에 스파이크가 발생되는 것을 방지하여 누설전류가 흐르는 것을 방지하는 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1 도전형의 반도체기판 상에 게이트절연막을 개재시켜 게이트를 형성하는 공정과, 상기 게이트를 마스크로 사용하여 상기 반도체기판에 제 2 도전형의 저농도영역을 형성하는 공정과, 상기 게이트의 측면에 측벽을 형성하고 상기 게이트 및 측벽을 마스크로 사용하여 상기 반도체기판에 제 2 도전형의 고농도영역을 형성하는 공정과, 상기 반도체기판 및 필드산화막 상에 상기 게이트 및 측벽를 덮도록 고융점 금속을 증착하여 금속층을 형성하고 상기 금속층의 상기 반도체기판과 접촉되는 부분에 실리콘이온주입영역을 형성하는 공정과, 상기 금속층을 1차 열처리하여 상기 반도체기판과 접촉되는 부분 및 상기 게이트 상의 금속층을 실리콘과 반응시켜 실리사이드층을 형성하는 공정과, 상기 필드산화막 및 측벽 상의 반응하지 않은 금속층을 선택적으로 제거하고 상기 1차 열처리된 실리사이드층을 2차 열처리하는 공정을 구비한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 제조공정도
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 제조 공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 제조공정도이다.
도 2a를 참조하면, P형의 반도체기판(31)의 소정 부분에 LOCOS 방법 또는 STI (Shallow Trench Isolation) 등의 소자격리방법에 의해 필드산화막(33)을 형성하여 소자의 활성영역과 소자격리영역을 형성한다.
도 2b를 참조하면, 반도체기판(31)의 표면을 열산화하여 게이트산화막(35)을 형성한다. 그리고, 필드산화막(33) 및 게이트산화막(35)의 상부에 불순물이 도핑된 다결정실리콘을 증착하고 패터닝하여 게이트(37)를 한정한다. 게이트(37)를 마스크로 사용하여 반도체기판(31)에 아세닉(As) 또는 인(P) 등의 N형 불순물을 저농도로 이온 주입하여 LDD 구조를 형성하기 위한 저농도영역(39)을 형성한다.
도 2c를 참조하면, 게이트(37)의 측면에 측벽(41)을 형성한다. 상기에서 측벽(41)은 반도체기판(31) 상에 산화실리콘 또는 질화실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함)방법으로 게이트(37)를 덮도록 증착하고 RIE 방법 등으로 에치백하므로써 형성된다. 그리고, 게이트(37)와 측벽(41)을 마스크로 사용하여 반도체기판(31)에 아세닉(As) 또는 인(P) 등의 N형 불순물을 고농도로 이온 주입하여 소오스 및 드레인영역으로 이용되는 고농도영역(43)을 저농도영역(39)과 중첩되게 형성한다.
도 2d를 참조하면, 반도체기판(31) 및 필드산화막(33) 상에 게이트(37) 및 측벽(41)를 덮도록 스퍼터링 방법 또는 CVD 방법으로 Ti, Zr, W, Mo, Ni, Cr, Co, Ta 또는 Pt 등의 고융점 금속을 1000∼2000Å 정도의 두께로 증착하여 금속층(45)을 형성한다.
금속층(45) 상에 포토레지스트(47)를 도포한 후 노광 및 현상하여 고농도영역(43)과 대응하는 부분을 노출시킨다. 그리고, 포토레지스트(47)를 마스크로 사용하여 실리콘을 주입하여 금속층(45) 내의 반도체기판(31)과 접촉되는 부분의 근방에 이온주입영역(49)을 형성한다. 상기에서 이온주입영역(49)을 금속층(45)을 실리사이드화하기 위한 2번의 열처리 중 1차의 열처리 온도에서 금속층(45)에 고용되는 양 보다 많은 양의 실리콘을 이온주입하여 형성한다. 즉, Ti, Zr, W, Mo, Ni, Cr, Co, Ta 또는 Pt 등의 고융점 금속으로 이루어진 금속층(45)에 실리콘의 이온을 금속층(45)을 이루는 금속 원자에 대해 0.5∼13원자%를 70∼200KeV 정도의 에너지로 주입하여 형성한다.
도 2e를 참조하면, 포토레지스트(47)를 제거한 후 금속층(45)을 질소 또는 아르곤 등의 불활성기체 분위기와 700∼800℃의 온도에서 RTA 방법으로 1차 열처리하여 고농도영역(43)과 게이트(37) 상에 실리사이드층(51)(52)을 형성한다. 상기에서 고농도영역(43) 상의 실리사이드층(51)은 금속층(45)과 이온주입영역(49)을 이루는 실리콘이온이 반응하여 형성되며, 게이트(37) 상의 실리사이드층(52)은 금속층(45)과 게이트(37)를 이루는 실리콘이온이 반응하여 형성된다. 그러므로, 고농도영역(43) 상에 형성되는 실리사이드층(51)은 금속층(45) 내의 이온주입영역(49)에 의해 반도체기판(31)으로 부터 실리콘이 확산되는 것이 방지되므로 스파이크가 형성되지 않아 누설전류가 흐르는 것을 방지한다. 또한, 게이트(37) 상에 형성되는 실리사이드층(52)은 게이트(37)를 이루는 실리콘이 고용되어 형성되므로 이 게이트(37)에 스파이크가 형성될 수도 있으나, 이는, 동작시 누설전류가 흐르는 것과 무관하다. 상기에서 필드산화막(33) 및 측벽(41) 상에는 금속층(45)이 실리콘과 반응하지 않으므로 실리사이드층(51)(52)이 형성되지 않는다.
필드산화막(33) 및 측벽(41) 상의 반응하지 않은 금속층(45)을 고농도영역(43)과 게이트(37) 상에 실리사이드층(51)(52)이 잔류하도록 습식식각 등의 방법으로 선택적으로 제거한다.
상기에서 1차 열처리에 의해 형성된 실리사이드층(51)(52)은 입자의 크기가 작게되어 비저항이 높게된다. 그러므로, 실리사이드층(51)(52)을, 다시, 850∼950℃의 온도에서 2차 열처리한다. 상기에서 실리사이드층(51)(52)은 고온에서 2차 열처리하므로 입자가 크게 성장되어 비저항이 낮게된다.
따라서, 본 발명은 반도체기판에 스파이크가 발생되는 것을 방지하여 누설전류가 흐르는 것을 방지할 수 있는 잇점이 있다.
Claims (5)
- 제 1 도전형의 반도체기판 상에 게이트절연막을 개재시켜 게이트를 형성하는 공정과,상기 게이트를 마스크로 사용하여 상기 반도체기판에 제 2 도전형의 저농도영역을 형성하는 공정과,상기 게이트의 측면에 측벽을 형성하고 상기 게이트 및 측벽을 마스크로 사용하여 상기 반도체기판에 제 2 도전형의 고농도영역을 형성하는 공정과,상기 반도체기판 및 필드산화막 상에 상기 게이트 및 측벽를 덮도록 고융점 금속을 증착하여 금속층을 형성하고 상기 금속층의 상기 반도체기판과 접촉되는 부분에 실리콘이온주입영역을 형성하는 공정과,상기 금속층을 1차 열처리하여 상기 반도체기판과 접촉되는 부분 및 상기 게이트 상의 금속층을 실리콘과 반응시켜 실리사이드층을 형성하는 공정과,상기 필드산화막 및 측벽 상의 반응하지 않은 금속층을 선택적으로 제거하고 상기 1차 열처리된 실리사이드층을 2차 열처리하는 공정을 구비하는 반도체장치의 제조방법.
- 청구항 1에 있어서 상기 금속층을 Ti, Zr, W, Mo, Ni, Cr, Co, Ta 또는 Pt의 고융점 금속을 1000∼2000Å의 두께로 형성하는 반도체장치의 제조방법.
- 청구항 1에 있어서 상기 실리콘이온주입영역을 상기 금속층의 1차 열처리 온도에서 상기 금속층에 고용되는 양 보다 많은 양의 실리콘을 이온주입하여 형성하는 반도체장치의 제조방법.
- 청구항 3에 있어서 상기 실리콘을 상기 금속층을 이루는 금속 원자에 대해 0.5∼13원자%로 이온주입하여 형성하는 반도체장치의 제조방법.
- 청구항 4에 있어서 상기 실리콘을 70∼200KeV의 에너지로 주입하여 형성하는 반도체장치의 제조방법.
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| KR100483027B1 (ko) * | 2001-12-26 | 2005-04-15 | 주식회사 하이닉스반도체 | 반도체소자의 실리사이드층 형성 방법 |
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1998
- 1998-06-10 KR KR1019980021440A patent/KR100266029B1/ko not_active IP Right Cessation
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| KR100483027B1 (ko) * | 2001-12-26 | 2005-04-15 | 주식회사 하이닉스반도체 | 반도체소자의 실리사이드층 형성 방법 |
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