JPH07111328A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07111328A JPH07111328A JP25560893A JP25560893A JPH07111328A JP H07111328 A JPH07111328 A JP H07111328A JP 25560893 A JP25560893 A JP 25560893A JP 25560893 A JP25560893 A JP 25560893A JP H07111328 A JPH07111328 A JP H07111328A
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Abstract
(57)【要約】
【目的】 ＬＤＤ構造を有するＭＯＳトランジスタにお
いて、ショートチャネル効果を抑制し、かつソース・ド
レインの寄生抵抗を低くする。 【構成】 ゲート電極４形成後ｎ-拡散層５を形成し、
第１の側壁スペーサ６と第２の側壁スペーサ７をゲート
電極側壁に形成した後、深いｎ+拡散層８を形成し、表
面をシリサイド化し、第２の側壁スペーサ７を除去した
後浅いｎ+拡散層９を形成する半導体装置の製造方法で
ある。
いて、ショートチャネル効果を抑制し、かつソース・ド
レインの寄生抵抗を低くする。 【構成】 ゲート電極４形成後ｎ-拡散層５を形成し、
第１の側壁スペーサ６と第２の側壁スペーサ７をゲート
電極側壁に形成した後、深いｎ+拡散層８を形成し、表
面をシリサイド化し、第２の側壁スペーサ７を除去した
後浅いｎ+拡散層９を形成する半導体装置の製造方法で
ある。
Description
【０００１】
【産業上の利用分野】本発明は微細化に最適な構造のＭ
ＯＳトランジスタを有する半導体装置およびその製造方
法に関する。
ＯＳトランジスタを有する半導体装置およびその製造方
法に関する。
【０００２】
【従来の技術】半導体装置は、ますます微細化が進めら
れている。ＭＯＳトランジスタは、一般的にはスケーリ
ングの理論に基づいて微細化を進めることができるが、
いくつかの問題が発生する。そのひとつとして、電圧が
理想的にスケーリングされないときドレイン付近の電界
が強くなってホットキャリアが発生しトランジスタ特性
の劣化を引き起こす。このドレイン付近の電界を緩和す
るため、例えばＮチャネルＭＯＳトランジスタにおいて
はソース・ドレインｎ+拡散層のチャネル側に濃度の低
いｎ-拡散層を形成したLightly Doped Drain 構造（以
下LDD構造と呼ぶ）が採用されている。また、別の問題
としてゲート長の縮小に伴ってしきい値電圧が低下する
ショートチャネル効果が問題となるが、この効果抑制の
ためにはチャネル近傍のソース・ドレインの拡散層を浅
く形成する必要がある。
れている。ＭＯＳトランジスタは、一般的にはスケーリ
ングの理論に基づいて微細化を進めることができるが、
いくつかの問題が発生する。そのひとつとして、電圧が
理想的にスケーリングされないときドレイン付近の電界
が強くなってホットキャリアが発生しトランジスタ特性
の劣化を引き起こす。このドレイン付近の電界を緩和す
るため、例えばＮチャネルＭＯＳトランジスタにおいて
はソース・ドレインｎ+拡散層のチャネル側に濃度の低
いｎ-拡散層を形成したLightly Doped Drain 構造（以
下LDD構造と呼ぶ）が採用されている。また、別の問題
としてゲート長の縮小に伴ってしきい値電圧が低下する
ショートチャネル効果が問題となるが、この効果抑制の
ためにはチャネル近傍のソース・ドレインの拡散層を浅
く形成する必要がある。
【０００３】しかしながら単に拡散層を浅く形成するだ
けでは、ソース・ドレイン拡散層のシート抵抗が高くな
り、ＭＯＳトランジスタとしての寄生抵抗が大きくな
り、駆動力を低下させる。その解決の１手段として、例
えば、イクステンディッド・アブストラクツ・オブ・ザ
・１９９２・インターナショナル・コンファレンス・オ
ン・ソリッド・ステート・デバイシーズ・アンド・マテ
リアルズ（１９９２年）第４９０頁から第４９２頁（Ex
tended Abstracts of the 1992 International Confere
nce on Solid State Devices and Materials,(1992),p
p.490-492) に発表されている構造がある。
けでは、ソース・ドレイン拡散層のシート抵抗が高くな
り、ＭＯＳトランジスタとしての寄生抵抗が大きくな
り、駆動力を低下させる。その解決の１手段として、例
えば、イクステンディッド・アブストラクツ・オブ・ザ
・１９９２・インターナショナル・コンファレンス・オ
ン・ソリッド・ステート・デバイシーズ・アンド・マテ
リアルズ（１９９２年）第４９０頁から第４９２頁（Ex
tended Abstracts of the 1992 International Confere
nce on Solid State Devices and Materials,(1992),p
p.490-492) に発表されている構造がある。
【０００４】以下図面を参照しながら、上記した従来の
ＬＤＤ構造と浅いソース・ドレイン拡散層をもち、かつ
ソース・ドレイン拡散層のシート抵抗を低くしたＭＯＳ
トランジスタの一例について説明する。図３に第１の従
来例を製造工程順の断面図で示した。例えばＰ型Ｓｉ基
板１上に、フィールド酸化膜２を形成した後、例えば膜
厚１０ｎｍのゲート酸化膜３を熱酸化により形成する。
その後、ｎ+多結晶Ｓｉを堆積し、ゲート電極４を形成
する。このゲート電極４をマスクに例えば燐（Ｐ）をド
ーズ量４×１０13ｃｍ-2でイオン注入し、比較的濃度の
低いｎ-ドレイン拡散層５（ＬＤＤ層）を形成する［図
３（ａ）］。次に、ＣＶＤ−ＳｉＯ2膜を例えば１５０
ｎｍの厚さに堆積し、この膜に対して異方性を持つ反応
性イオンエッチングを行うことにより、多結晶Ｓｉゲー
ト電極４の側壁にＳｉＯ2側壁スペーサ６を形成する。
この多結晶Ｓｉゲート電極４とＳｉＯ2側壁スペーサ６
をマスクにして、例えばヒ素（Ａｓ）を加速電圧３０ｋ
ｅＶ、ドーズ量２×１０15ｃｍ-2でイオン注入し、浅い
ｎ+ドレイン拡散層９を形成する［図３（ｂ）］。次
に、ゲート電極４およびＳｉＯ2側壁スペーサ６とその
外側のソース・ドレイン拡散層の一部を含むフォトレジ
ストパターン１６を形成し、これをマスクにして、例え
ばヒ素（Ａｓ）を加速電圧８０ｋｅＶ、ドーズ量４×１
０15ｃｍ-2でイオン注入し、深いｎ+ドレイン拡散層８
を形成する。［図３（ｃ）］。その後、層間絶縁膜１０
を堆積し、ソース、ドレイン、ゲート電極にコンタクト
孔を開孔し、例えばＡｌ系合金などの配線１１を形成し
て、半導体装置が完成する［図３（ｄ）］。イオン注入
で形成されたｎ-ドレイン拡散層５と浅いｎ+ドレイン拡
散層９は、それぞれのイオン注入後または層間絶縁膜形
成後に熱処理が施され、注入不純物の活性化がおこなわ
れるが、拡散層の深さを浅く（ゲート長の半分程度の深
さに）保つためには、イオン注入の加速エネルギーを低
くすることと、活性化のための熱処理を例えば８５０℃
以下の短時間に抑えて行うかあるいはランプによる急速
加熱技術（Rapid Thermal Anneal(RTA)技術）を用いる
ことが必要となる。このようにして、ｎ-ドレイン拡散
層５と浅いｎ+ドレイン拡散層９を浅く形成すると、ド
レインからの空乏層の発生が抑制され、ショートチャネ
ル効果が抑えられる。一方、チャネルからある程度離れ
た領域に深いｎ+ドレイン拡散層８を形成するより、ソ
ース・ドレイン拡散層のシート抵抗を低くし、改善を図
っている。
ＬＤＤ構造と浅いソース・ドレイン拡散層をもち、かつ
ソース・ドレイン拡散層のシート抵抗を低くしたＭＯＳ
トランジスタの一例について説明する。図３に第１の従
来例を製造工程順の断面図で示した。例えばＰ型Ｓｉ基
板１上に、フィールド酸化膜２を形成した後、例えば膜
厚１０ｎｍのゲート酸化膜３を熱酸化により形成する。
その後、ｎ+多結晶Ｓｉを堆積し、ゲート電極４を形成
する。このゲート電極４をマスクに例えば燐（Ｐ）をド
ーズ量４×１０13ｃｍ-2でイオン注入し、比較的濃度の
低いｎ-ドレイン拡散層５（ＬＤＤ層）を形成する［図
３（ａ）］。次に、ＣＶＤ−ＳｉＯ2膜を例えば１５０
ｎｍの厚さに堆積し、この膜に対して異方性を持つ反応
性イオンエッチングを行うことにより、多結晶Ｓｉゲー
ト電極４の側壁にＳｉＯ2側壁スペーサ６を形成する。
この多結晶Ｓｉゲート電極４とＳｉＯ2側壁スペーサ６
をマスクにして、例えばヒ素（Ａｓ）を加速電圧３０ｋ
ｅＶ、ドーズ量２×１０15ｃｍ-2でイオン注入し、浅い
ｎ+ドレイン拡散層９を形成する［図３（ｂ）］。次
に、ゲート電極４およびＳｉＯ2側壁スペーサ６とその
外側のソース・ドレイン拡散層の一部を含むフォトレジ
ストパターン１６を形成し、これをマスクにして、例え
ばヒ素（Ａｓ）を加速電圧８０ｋｅＶ、ドーズ量４×１
０15ｃｍ-2でイオン注入し、深いｎ+ドレイン拡散層８
を形成する。［図３（ｃ）］。その後、層間絶縁膜１０
を堆積し、ソース、ドレイン、ゲート電極にコンタクト
孔を開孔し、例えばＡｌ系合金などの配線１１を形成し
て、半導体装置が完成する［図３（ｄ）］。イオン注入
で形成されたｎ-ドレイン拡散層５と浅いｎ+ドレイン拡
散層９は、それぞれのイオン注入後または層間絶縁膜形
成後に熱処理が施され、注入不純物の活性化がおこなわ
れるが、拡散層の深さを浅く（ゲート長の半分程度の深
さに）保つためには、イオン注入の加速エネルギーを低
くすることと、活性化のための熱処理を例えば８５０℃
以下の短時間に抑えて行うかあるいはランプによる急速
加熱技術（Rapid Thermal Anneal(RTA)技術）を用いる
ことが必要となる。このようにして、ｎ-ドレイン拡散
層５と浅いｎ+ドレイン拡散層９を浅く形成すると、ド
レインからの空乏層の発生が抑制され、ショートチャネ
ル効果が抑えられる。一方、チャネルからある程度離れ
た領域に深いｎ+ドレイン拡散層８を形成するより、ソ
ース・ドレイン拡散層のシート抵抗を低くし、改善を図
っている。
【０００５】さらに、ＭＯＳトランジスタのゲートや活
性領域表面を金属シリサイド化して寄生抵抗を小さく
し、高性能化を図る方法としてサリサイド技術がある。
このサリサイド技術でもＬＤＤ技術と同様にゲート電極
の側壁スペーサを必要とするので、これらを組み合わせ
ることがよく行われる。しかし、それぞれの技術が要求
する側壁スペーサ幅が異なることに対して、例えば、特
開平２−１８１９３４号公報では、２重の側壁スペーサ
を設けて最適化を図っている。
性領域表面を金属シリサイド化して寄生抵抗を小さく
し、高性能化を図る方法としてサリサイド技術がある。
このサリサイド技術でもＬＤＤ技術と同様にゲート電極
の側壁スペーサを必要とするので、これらを組み合わせ
ることがよく行われる。しかし、それぞれの技術が要求
する側壁スペーサ幅が異なることに対して、例えば、特
開平２−１８１９３４号公報では、２重の側壁スペーサ
を設けて最適化を図っている。
【０００６】以下これを第２の従来例として説明する。
図４に第２の従来例を製造工程順の断面図で示した。Ｐ
型Ｓｉ基板１上に、フィールド酸化膜２を形成した後、
ゲート酸化膜３を熱酸化により形成する。その後、ｎ+
多結晶Ｓｉを堆積し、ゲート電極４を形成する。このゲ
ート電極４をマスクに例えば燐（Ｐ）をドーズ量１×１
０13ｃｍ-2でイオン注入し、比較的濃度の低いｎ-ドレ
イン拡散層５（ＬＤＤ層）を形成する［図４（ａ）］。
次に、ＣＶＤ−ＳｉＯ2膜を例えば１００ｎｍの厚さに
堆積し、この膜に対して異方性を持つ反応性イオンエッ
チングを行うことにより、多結晶Ｓｉゲート電極４の側
壁に第１のＳｉＯ2側壁スペーサ１３を形成する。この
多結晶Ｓｉゲート電極４と第１のＳｉＯ2側壁スペーサ
１３をマスクにして、例えばヒ素（Ａｓ）をドーズ量１
×１０15ｃｍ-2でイオン注入し、浅いｎ+ドレイン拡散
層９を形成する［図４（ｂ）］。さらに、ＣＶＤ−Ｓｉ
Ｏ2膜を例えば１５０ｎｍの厚さに堆積し、この膜に対
して異方性を持つ反応性イオンエッチングを行うことに
より、第１のＳｉＯ2側壁スペーサ１３の外側側壁に第
２のＳｉＯ2側壁スペーサ１５を形成する［図４
（ｃ）］。この状態で、全面に金属Ｔｉを堆積し窒素雰
囲気中で熱処理することにより、ゲート電極上面とソー
ス、ドレイン領域のＳｉが露出した部分のみシリサイド
化し、未反応ＴｉやＴｉＮを除去することにより、Ｔｉ
Ｓｉ2層１２を形成する［図４（ｄ）］。その後、層間
絶縁膜の堆積、ソース、ドレイン、ゲート電極へのコン
タクト孔の開孔、Ａｌ系合金配線の形成などを第１の従
来例と同様に行い、半導体装置が完成する。この例で
は、第１のＳｉＯ2側壁スペーサ１３の幅でＬＤＤ層９
の幅を規定し、第１のＳｉＯ2側壁スペーサ１３と第２
のＳｉＯ2側壁スペーサ１５とでゲート電極４上とソー
ス・ドレイン領域上とのＴｉＳｉ2層１２を分離してお
り、シリサイド層の短絡を防止している。すなわち、２
重の側壁スペーサによりＬＤＤ層５の幅とシリサイド層
の分離のための距離を独立に設定している。
図４に第２の従来例を製造工程順の断面図で示した。Ｐ
型Ｓｉ基板１上に、フィールド酸化膜２を形成した後、
ゲート酸化膜３を熱酸化により形成する。その後、ｎ+
多結晶Ｓｉを堆積し、ゲート電極４を形成する。このゲ
ート電極４をマスクに例えば燐（Ｐ）をドーズ量１×１
０13ｃｍ-2でイオン注入し、比較的濃度の低いｎ-ドレ
イン拡散層５（ＬＤＤ層）を形成する［図４（ａ）］。
次に、ＣＶＤ−ＳｉＯ2膜を例えば１００ｎｍの厚さに
堆積し、この膜に対して異方性を持つ反応性イオンエッ
チングを行うことにより、多結晶Ｓｉゲート電極４の側
壁に第１のＳｉＯ2側壁スペーサ１３を形成する。この
多結晶Ｓｉゲート電極４と第１のＳｉＯ2側壁スペーサ
１３をマスクにして、例えばヒ素（Ａｓ）をドーズ量１
×１０15ｃｍ-2でイオン注入し、浅いｎ+ドレイン拡散
層９を形成する［図４（ｂ）］。さらに、ＣＶＤ−Ｓｉ
Ｏ2膜を例えば１５０ｎｍの厚さに堆積し、この膜に対
して異方性を持つ反応性イオンエッチングを行うことに
より、第１のＳｉＯ2側壁スペーサ１３の外側側壁に第
２のＳｉＯ2側壁スペーサ１５を形成する［図４
（ｃ）］。この状態で、全面に金属Ｔｉを堆積し窒素雰
囲気中で熱処理することにより、ゲート電極上面とソー
ス、ドレイン領域のＳｉが露出した部分のみシリサイド
化し、未反応ＴｉやＴｉＮを除去することにより、Ｔｉ
Ｓｉ2層１２を形成する［図４（ｄ）］。その後、層間
絶縁膜の堆積、ソース、ドレイン、ゲート電極へのコン
タクト孔の開孔、Ａｌ系合金配線の形成などを第１の従
来例と同様に行い、半導体装置が完成する。この例で
は、第１のＳｉＯ2側壁スペーサ１３の幅でＬＤＤ層９
の幅を規定し、第１のＳｉＯ2側壁スペーサ１３と第２
のＳｉＯ2側壁スペーサ１５とでゲート電極４上とソー
ス・ドレイン領域上とのＴｉＳｉ2層１２を分離してお
り、シリサイド層の短絡を防止している。すなわち、２
重の側壁スペーサによりＬＤＤ層５の幅とシリサイド層
の分離のための距離を独立に設定している。
【０００７】
【発明が解決しようとする課題】しかしながら上記の第
１の従来例に示した構成では、その製造方法として、深
いｎ+ドレイン拡散層８の形成位置は光露光技術の合わ
せ精度と寸法制御によって決まり、浅いｎ+ドレイン拡
散層９の幅Ｗがばらつく。この幅Ｗによって寄生抵抗分
が変化するトランジスタにおいてはその特性のばらつき
が大きくなるという問題点を有していた。
１の従来例に示した構成では、その製造方法として、深
いｎ+ドレイン拡散層８の形成位置は光露光技術の合わ
せ精度と寸法制御によって決まり、浅いｎ+ドレイン拡
散層９の幅Ｗがばらつく。この幅Ｗによって寄生抵抗分
が変化するトランジスタにおいてはその特性のばらつき
が大きくなるという問題点を有していた。
【０００８】また、上記の第２の従来例に示した構成で
は、シリサイド層の存在によりソース・ドレイン拡散層
のシート抵抗は低くなるが、ショートチャネル効果抑制
のためにｎ+ドレイン拡散層９を浅く形成するとシリサ
イド層形成下の拡散層の深さ方向の幅が小さくなり、基
板またはウエルと拡散層との接合にリーク電流を生じや
すいという問題点を有していた。
は、シリサイド層の存在によりソース・ドレイン拡散層
のシート抵抗は低くなるが、ショートチャネル効果抑制
のためにｎ+ドレイン拡散層９を浅く形成するとシリサ
イド層形成下の拡散層の深さ方向の幅が小さくなり、基
板またはウエルと拡散層との接合にリーク電流を生じや
すいという問題点を有していた。
【０００９】本発明は上記問題点に鑑み、ショートチャ
ネル効果を抑制したＬＤＤ構造を有しながら、ソース・
ドレイン拡散層のシート抵抗を低くしたＭＯＳトランジ
スタを有する半導体装置およびその製造方法を提供する
ものである。
ネル効果を抑制したＬＤＤ構造を有しながら、ソース・
ドレイン拡散層のシート抵抗を低くしたＭＯＳトランジ
スタを有する半導体装置およびその製造方法を提供する
ものである。
【００１０】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の第１の半導体装置の製造方法は、一導電型
の半導体基板あるいはウエル上にゲート電極を形成する
工程と、このゲート電極をマスクにして前記導電型と反
対導電型の拡散を行い、第１濃度の拡散層を形成する工
程と、第１の絶縁膜材料を堆積しそれを異方性エッチン
グすることによりゲート電極側壁に第１の絶縁膜による
第１側壁スペーサを形成する工程と、第２の絶縁膜材料
を堆積しそれを異方性エッチングすることにより第１側
壁スペーサの外側壁に第２の絶縁膜による第２側壁スペ
ーサを形成する工程と、前記ゲート電極と前記第１側壁
スペーサと前記第２側壁スペーサとをマスクにして前記
第１濃度の拡散層と同導電型の拡散を行い、前記第１濃
度より高い第２濃度の拡散層を形成する工程と、前記第
２側壁スペーサのみを選択的にエッチング除去する工程
と、前記ゲート電極と前記第１側壁スペーサとをマスク
にして前記第１濃度の拡散層と同導電型の拡散を行い、
前記第１濃度より高い第３濃度拡散層を形成する工程と
を備えたものである。
めに本発明の第１の半導体装置の製造方法は、一導電型
の半導体基板あるいはウエル上にゲート電極を形成する
工程と、このゲート電極をマスクにして前記導電型と反
対導電型の拡散を行い、第１濃度の拡散層を形成する工
程と、第１の絶縁膜材料を堆積しそれを異方性エッチン
グすることによりゲート電極側壁に第１の絶縁膜による
第１側壁スペーサを形成する工程と、第２の絶縁膜材料
を堆積しそれを異方性エッチングすることにより第１側
壁スペーサの外側壁に第２の絶縁膜による第２側壁スペ
ーサを形成する工程と、前記ゲート電極と前記第１側壁
スペーサと前記第２側壁スペーサとをマスクにして前記
第１濃度の拡散層と同導電型の拡散を行い、前記第１濃
度より高い第２濃度の拡散層を形成する工程と、前記第
２側壁スペーサのみを選択的にエッチング除去する工程
と、前記ゲート電極と前記第１側壁スペーサとをマスク
にして前記第１濃度の拡散層と同導電型の拡散を行い、
前記第１濃度より高い第３濃度拡散層を形成する工程と
を備えたものである。
【００１１】本発明の第２の半導体装置の製造方法は、
一導電型の半導体基板あるいはウエル上にゲート電極を
形成する工程と、このゲート電極をマスクにして前記導
電型と反対導電型の拡散を行い、第１濃度の拡散層を形
成する工程と、第１の絶縁膜材料を堆積しそれを異方性
エッチングすることによりゲート電極側壁に第１の絶縁
膜による第１側壁スペーサを形成する工程と、第２の絶
縁膜材料を堆積しそれを異方性エッチングすることによ
り第１側壁スペーサの外側壁に第２の絶縁膜による第２
側壁スペーサを形成する工程と、前記ゲート電極と前記
第１側壁スペーサと前記第２側壁スペーサとをマスクに
して前記第１濃度の拡散層と同導電型の拡散を行い、前
記第１濃度より高い第２濃度の拡散層を形成する工程
と、金属を堆積し熱処理を施すことにより半導体基板の
露出部とゲート電極表面を金属シリサイド化し、絶縁膜
上のシリサイド化していない金属を除去する工程と、前
記第２側壁スペーサのみを選択的にエッチング除去する
工程と、前記ゲート電極と前記第１側壁スペーサとをマ
スクにして前記第１濃度の拡散層と同導電型の拡散を行
い、前記第１濃度より高い第３濃度の拡散層を形成する
工程とを備えたものである。
一導電型の半導体基板あるいはウエル上にゲート電極を
形成する工程と、このゲート電極をマスクにして前記導
電型と反対導電型の拡散を行い、第１濃度の拡散層を形
成する工程と、第１の絶縁膜材料を堆積しそれを異方性
エッチングすることによりゲート電極側壁に第１の絶縁
膜による第１側壁スペーサを形成する工程と、第２の絶
縁膜材料を堆積しそれを異方性エッチングすることによ
り第１側壁スペーサの外側壁に第２の絶縁膜による第２
側壁スペーサを形成する工程と、前記ゲート電極と前記
第１側壁スペーサと前記第２側壁スペーサとをマスクに
して前記第１濃度の拡散層と同導電型の拡散を行い、前
記第１濃度より高い第２濃度の拡散層を形成する工程
と、金属を堆積し熱処理を施すことにより半導体基板の
露出部とゲート電極表面を金属シリサイド化し、絶縁膜
上のシリサイド化していない金属を除去する工程と、前
記第２側壁スペーサのみを選択的にエッチング除去する
工程と、前記ゲート電極と前記第１側壁スペーサとをマ
スクにして前記第１濃度の拡散層と同導電型の拡散を行
い、前記第１濃度より高い第３濃度の拡散層を形成する
工程とを備えたものである。
【００１２】本発明の半導体装置は、一導電型の半導体
基板あるいはウエル上に、前記導電型と反対導電型のド
レイン拡散層として、ゲート電極下のチャネル部に接す
る第１濃度の拡散層と、その外側に前記第１濃度より高
い第２濃度の拡散層と、さらにその外側に前記第１濃度
より高く、前記第２濃度の拡散層より接合深さが大き
く、その表面を金属シリサイド化した第３濃度の拡散層
とを備えたものである。
基板あるいはウエル上に、前記導電型と反対導電型のド
レイン拡散層として、ゲート電極下のチャネル部に接す
る第１濃度の拡散層と、その外側に前記第１濃度より高
い第２濃度の拡散層と、さらにその外側に前記第１濃度
より高く、前記第２濃度の拡散層より接合深さが大き
く、その表面を金属シリサイド化した第３濃度の拡散層
とを備えたものである。
【００１３】
【作用】本発明は上記した構成によって、第２の濃度の
拡散層上を金属シリサイド化しない半導体装置の製造方
法においては、第２濃度の拡散層を浅く形成することに
よりショートチャネル効果を抑制することができ、第３
濃度の拡散層を深く形成することによりソース・ドレイ
ン拡散層のシート抵抗が低くなり、かつ第２の濃度の拡
散層の形成位置が第２の絶縁膜の堆積膜厚により決定さ
れる側壁スペーサによって規定されるので、トランジス
タの寄生抵抗のばらつきが小さくなる。
拡散層上を金属シリサイド化しない半導体装置の製造方
法においては、第２濃度の拡散層を浅く形成することに
よりショートチャネル効果を抑制することができ、第３
濃度の拡散層を深く形成することによりソース・ドレイ
ン拡散層のシート抵抗が低くなり、かつ第２の濃度の拡
散層の形成位置が第２の絶縁膜の堆積膜厚により決定さ
れる側壁スペーサによって規定されるので、トランジス
タの寄生抵抗のばらつきが小さくなる。
【００１４】また、第２の濃度の拡散層上を金属シリサ
イド化する半導体装置においては、金属シリサイド化し
ない場合と同様に第２の濃度の拡散層を浅く形成するこ
とによりショートチャネル効果を抑制することができ、
表面を金属シリサイド化する第３の濃度の拡散層を深く
形成しているために、金属シリサイド化することに起因
する基板またはウエルと拡散層との間の接合リーク電流
増大を防ぐことができることとなる。
イド化する半導体装置においては、金属シリサイド化し
ない場合と同様に第２の濃度の拡散層を浅く形成するこ
とによりショートチャネル効果を抑制することができ、
表面を金属シリサイド化する第３の濃度の拡散層を深く
形成しているために、金属シリサイド化することに起因
する基板またはウエルと拡散層との間の接合リーク電流
増大を防ぐことができることとなる。
【００１５】
【実施例】以下本発明の一実施例の半導体装置につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１６】図１は本発明の実施例における半導体装置
の製造方法を示す、工程順に並べたトランジスタ断面図
である。ここでは、Ｎチャネルトランジスタを例として
いる。
の製造方法を示す、工程順に並べたトランジスタ断面図
である。ここでは、Ｎチャネルトランジスタを例として
いる。
【００１７】Ｐ型Ｓｉ基板１上に、フィールド酸化膜２
を形成した後、例えば膜厚１０ｎｍのゲート酸化膜３を
熱酸化により形成する。その後、ｎ+多結晶Ｓｉを堆積
し、ゲート電極４を形成する。このゲート電極４をマス
クに例えば燐（Ｐ）をドーズ量４×１０13ｃｍ-2でイオ
ン注入し、比較的濃度の低いｎ-ドレイン拡散層５（Ｌ
ＤＤ層）を形成する［図１（ａ）］。
を形成した後、例えば膜厚１０ｎｍのゲート酸化膜３を
熱酸化により形成する。その後、ｎ+多結晶Ｓｉを堆積
し、ゲート電極４を形成する。このゲート電極４をマス
クに例えば燐（Ｐ）をドーズ量４×１０13ｃｍ-2でイオ
ン注入し、比較的濃度の低いｎ-ドレイン拡散層５（Ｌ
ＤＤ層）を形成する［図１（ａ）］。
【００１８】次に、ＣＶＤ−ＳｉＯ2膜を例えば１５０
ｎｍの厚さに堆積し、この膜に対して異方性の反応性イ
オンエッチングを行うことにより、多結晶Ｓｉゲート電
極４の側壁にＳｉＯ2側壁スペーサ６を形成する。その
後、表面をＳｉ基板上でゲート酸化膜厚程度になるよう
に酸化する。次に、ＣＶＤ−Ｓｉ3Ｎ4膜を例えば２００
ｎｍの厚さに堆積し、この膜に対して異方性の反応性イ
オンエッチングを行うことにより、ＳｉＯ2側壁スペー
サ６の外側壁にＳｉ3Ｎ4側壁スペーサ７を形成する。次
に、ゲート電極４とＳｉＯ2側壁スペーサ６とＳｉ3Ｎ4
側壁スペーサ７とをマスクにして、例えば、ひ素（Ａ
ｓ）を加速エネルギー８０ｋｅＶ、ドーズ量３×１０15
ｃｍ-2でイオン注入し、濃度の高いｎ+ドレイン拡散層
８を形成する［図１（ｂ）］。
ｎｍの厚さに堆積し、この膜に対して異方性の反応性イ
オンエッチングを行うことにより、多結晶Ｓｉゲート電
極４の側壁にＳｉＯ2側壁スペーサ６を形成する。その
後、表面をＳｉ基板上でゲート酸化膜厚程度になるよう
に酸化する。次に、ＣＶＤ−Ｓｉ3Ｎ4膜を例えば２００
ｎｍの厚さに堆積し、この膜に対して異方性の反応性イ
オンエッチングを行うことにより、ＳｉＯ2側壁スペー
サ６の外側壁にＳｉ3Ｎ4側壁スペーサ７を形成する。次
に、ゲート電極４とＳｉＯ2側壁スペーサ６とＳｉ3Ｎ4
側壁スペーサ７とをマスクにして、例えば、ひ素（Ａ
ｓ）を加速エネルギー８０ｋｅＶ、ドーズ量３×１０15
ｃｍ-2でイオン注入し、濃度の高いｎ+ドレイン拡散層
８を形成する［図１（ｂ）］。
【００１９】その後、Ｓｉ3Ｎ4側壁スペーサ７のみを等
方性のドライエッチングで除去する。この状態で、ゲー
ト電極４とＳｉＯ2側壁スペーサ６とをマスクにして、
例えば、ひ素（Ａｓ）を加速エネルギー３０ｋｅＶ、ド
ーズ量２×１０15ｃｍ-2でイオン注入し、先に形成した
濃度の高いｎ+ドレイン拡散層８より接合深さの浅いｎ+
ドレイン拡散層９を形成する。これらの拡散層の接合深
さは、この後に行われる例えば８５０℃以上の熱処理で
決定される［図１（ｃ）］。
方性のドライエッチングで除去する。この状態で、ゲー
ト電極４とＳｉＯ2側壁スペーサ６とをマスクにして、
例えば、ひ素（Ａｓ）を加速エネルギー３０ｋｅＶ、ド
ーズ量２×１０15ｃｍ-2でイオン注入し、先に形成した
濃度の高いｎ+ドレイン拡散層８より接合深さの浅いｎ+
ドレイン拡散層９を形成する。これらの拡散層の接合深
さは、この後に行われる例えば８５０℃以上の熱処理で
決定される［図１（ｃ）］。
【００２０】その後、層間絶縁膜１０を堆積し、ソー
ス、ドレイン、ゲート電極にコンタクト孔を開孔し、例
えばＡｌ系合金などの配線１１を形成して、半導体装置
が完成する［図１（ｄ）］。
ス、ドレイン、ゲート電極にコンタクト孔を開孔し、例
えばＡｌ系合金などの配線１１を形成して、半導体装置
が完成する［図１（ｄ）］。
【００２１】以上のように、本実施例によれば、浅いｎ
+ドレイン拡散層９をＳｉＯ2側壁スペーサ６で規定した
領域に形成し、深いｎ+ドレイン拡散層８をＳｉ3Ｎ4側
壁スペーサ７で規定した領域に形成するので、精度良く
それぞれの拡散層の位置を設定することができる。ま
た、浅いｎ+ドレイン拡散層９の形成前に深いｎ+ドレイ
ン拡散層８を形成するので、深いｎ+ドレイン拡散層８
を十分深く形成したい場合に熱処理を施してから浅いｎ
+ドレイン拡散層９を形成することが可能である。
+ドレイン拡散層９をＳｉＯ2側壁スペーサ６で規定した
領域に形成し、深いｎ+ドレイン拡散層８をＳｉ3Ｎ4側
壁スペーサ７で規定した領域に形成するので、精度良く
それぞれの拡散層の位置を設定することができる。ま
た、浅いｎ+ドレイン拡散層９の形成前に深いｎ+ドレイ
ン拡散層８を形成するので、深いｎ+ドレイン拡散層８
を十分深く形成したい場合に熱処理を施してから浅いｎ
+ドレイン拡散層９を形成することが可能である。
【００２２】なお、本実施例では、ＮチャネルＭＯＳト
ランジスタを例に示したが、Ｐチャネルトランジスタに
おいても、同様に実施できることは言うまでもない。
ランジスタを例に示したが、Ｐチャネルトランジスタに
おいても、同様に実施できることは言うまでもない。
【００２３】以下本発明の第２の実施例について図面を
参照しながら説明する。図２は本発明の実施例における
半導体装置の製造方法の工程順に並べたトランジスタ断
面図である。ここでも、Ｎチャネルトランジスタを例と
している。図２（ａ）及び図２（ｂ）までは、第１の実
施例と同様である。ただし、この後のシリサイド化の前
に、ｎ+ドレイン拡散層８の不純物活性化の熱処理を行
うことが好ましい。
参照しながら説明する。図２は本発明の実施例における
半導体装置の製造方法の工程順に並べたトランジスタ断
面図である。ここでも、Ｎチャネルトランジスタを例と
している。図２（ａ）及び図２（ｂ）までは、第１の実
施例と同様である。ただし、この後のシリサイド化の前
に、ｎ+ドレイン拡散層８の不純物活性化の熱処理を行
うことが好ましい。
【００２４】次に、ゲート電極４上とｎ+ドレイン拡散
層８上の薄い酸化膜を弗酸系のウエットエッチ液で除去
した後、全面に例えばスパッタ法によりＴｉを５０ｎｍ
の膜厚で堆積し、窒素雰囲気中で６５０℃程度のＲＴＡ
処理を施すことにより、Ｓｉが露出した部分をシリサイ
ド化する。このとき、酸化膜やＳｉ3Ｎ4膜上では未反応
ＴｉやＴｉＮが残るが、これらを例えば、硫酸と過酸化
水素水との混合液で除去した後、さらに窒素雰囲気中で
８５０℃程度のＲＴＡ処理を施すことにより、低抵抗の
ＴｉＳｉ2層１２をゲート電極４上とｎ+ドレイン拡散層
８上に形成する［図２（ａ）］。
層８上の薄い酸化膜を弗酸系のウエットエッチ液で除去
した後、全面に例えばスパッタ法によりＴｉを５０ｎｍ
の膜厚で堆積し、窒素雰囲気中で６５０℃程度のＲＴＡ
処理を施すことにより、Ｓｉが露出した部分をシリサイ
ド化する。このとき、酸化膜やＳｉ3Ｎ4膜上では未反応
ＴｉやＴｉＮが残るが、これらを例えば、硫酸と過酸化
水素水との混合液で除去した後、さらに窒素雰囲気中で
８５０℃程度のＲＴＡ処理を施すことにより、低抵抗の
ＴｉＳｉ2層１２をゲート電極４上とｎ+ドレイン拡散層
８上に形成する［図２（ａ）］。
【００２５】その後、Ｓｉ3Ｎ4側壁スペーサ７のみを等
方性のドライエッチングで除去し、ゲート電極４とＳｉ
Ｏ2側壁スペーサ６とをマスクにして、例えばひ素（Ａ
ｓ）を加速エネルギー３０ｋｅＶ、ドーズ量２×１０15
ｃｍ-2でイオン注入し、先に形成した濃度の高いｎ+ド
レイン拡散層８より接合深さの浅いｎ+ドレイン拡散層
９を形成する工程は、第１の実施例と同様である［図２
（ｂ）］。
方性のドライエッチングで除去し、ゲート電極４とＳｉ
Ｏ2側壁スペーサ６とをマスクにして、例えばひ素（Ａ
ｓ）を加速エネルギー３０ｋｅＶ、ドーズ量２×１０15
ｃｍ-2でイオン注入し、先に形成した濃度の高いｎ+ド
レイン拡散層８より接合深さの浅いｎ+ドレイン拡散層
９を形成する工程は、第１の実施例と同様である［図２
（ｂ）］。
【００２６】その後、層間絶縁膜１０を堆積し、ソー
ス、ドレイン、ゲート電極にコンタクト孔を開孔し、例
えばＡｌ系合金などの配線１１を形成して、半導体装置
が完成する［図２（ｃ）］。
ス、ドレイン、ゲート電極にコンタクト孔を開孔し、例
えばＡｌ系合金などの配線１１を形成して、半導体装置
が完成する［図２（ｃ）］。
【００２７】以上のように、本発明の第２の実施例によ
れば、第１の実施例と同様に浅いｎ +ドレイン拡散層９
と深いｎ+ドレイン拡散層８との位置が精度良く設定で
きることに加えて、ＴｉＳｉ2層１２形成下の深いｎ+ド
レイン拡散層８を深く形成するので、金属シリサイド化
することに起因する基板またはウエルと拡散層との間の
接合リーク電流増大を防ぐことができる。さらにゲート
電極４上と深いｎ+ドレイン拡散層８上のＴｉＳｉ2層１
２の形成間隔を大きくし、かつシリサイド化の後にＳｉ
3Ｎ4側壁スペーサ７を除去するので、ＴｉＳｉ2層１２
間の短絡をより確実に防止することができる。Ｐチャネ
ルにおけるほう素（Ｂ）拡散層は表面をＴｉでシリサイ
ド化すると、ＴｉＳｉ2層と拡散層との界面のＢ濃度が
低下する現象があり、これによりＴｉＳｉ2層と拡散層
との間の接触抵抗が高くなるが、本発明のようにシリサ
イド化工程の後にもソース・ドレイン拡散層用のイオン
注入を行うとこの接触抵抗を低くする効果が得られる。
れば、第１の実施例と同様に浅いｎ +ドレイン拡散層９
と深いｎ+ドレイン拡散層８との位置が精度良く設定で
きることに加えて、ＴｉＳｉ2層１２形成下の深いｎ+ド
レイン拡散層８を深く形成するので、金属シリサイド化
することに起因する基板またはウエルと拡散層との間の
接合リーク電流増大を防ぐことができる。さらにゲート
電極４上と深いｎ+ドレイン拡散層８上のＴｉＳｉ2層１
２の形成間隔を大きくし、かつシリサイド化の後にＳｉ
3Ｎ4側壁スペーサ７を除去するので、ＴｉＳｉ2層１２
間の短絡をより確実に防止することができる。Ｐチャネ
ルにおけるほう素（Ｂ）拡散層は表面をＴｉでシリサイ
ド化すると、ＴｉＳｉ2層と拡散層との界面のＢ濃度が
低下する現象があり、これによりＴｉＳｉ2層と拡散層
との間の接触抵抗が高くなるが、本発明のようにシリサ
イド化工程の後にもソース・ドレイン拡散層用のイオン
注入を行うとこの接触抵抗を低くする効果が得られる。
【００２８】なお、本実施例では、ＮチャネルＭＯＳト
ランジスタを例に示したが、Ｐチャネルトランジスタに
おいても、同様に実施できることは言うまでもない。
ランジスタを例に示したが、Ｐチャネルトランジスタに
おいても、同様に実施できることは言うまでもない。
【００２９】また、金属シリサイド層形成のための金属
として本実施例ではＴｉを用いたが、他にＭｏ、Ｗ、Ｔ
ａ、Ｐｔ、Ｃｏ、Ｎｉ等の金属を用いても、同様の効果
が得られる。
として本実施例ではＴｉを用いたが、他にＭｏ、Ｗ、Ｔ
ａ、Ｐｔ、Ｃｏ、Ｎｉ等の金属を用いても、同様の効果
が得られる。
【００３０】
【発明の効果】以上のように本発明は、材料の異なる２
重の側壁スペーサを有効に用い、ＬＤＤ拡散層、濃度が
高く浅いソース・ドレイン拡散層、濃度が高く深いソー
ス・ドレイン拡散層を精度良く形成することにより、ホ
ットキャリア劣化に強く、ショートチャネル効果を抑制
し、寄生抵抗が低いＭＯＳトランジスタを提供すること
ができる。
重の側壁スペーサを有効に用い、ＬＤＤ拡散層、濃度が
高く浅いソース・ドレイン拡散層、濃度が高く深いソー
ス・ドレイン拡散層を精度良く形成することにより、ホ
ットキャリア劣化に強く、ショートチャネル効果を抑制
し、寄生抵抗が低いＭＯＳトランジスタを提供すること
ができる。
【００３１】また、サリサイド技術を用いる場合には、
ゲート電極上とソース・ドレイン拡散層上のシリサイド
層間の短絡を防止するだけではなく、シリサイド化に起
因する接合リーク電流を抑制することができる。
ゲート電極上とソース・ドレイン拡散層上のシリサイド
層間の短絡を防止するだけではなく、シリサイド化に起
因する接合リーク電流を抑制することができる。
【図１】本発明の第１の実施例における半導体装置の製
造方法を示す工程断面図
造方法を示す工程断面図
【図２】本発明の第２の実施例における半導体装置の製
造方法を示す工程断面図
造方法を示す工程断面図
【図３】第１の従来例における半導体装置の製造方法を
示す工程断面図
示す工程断面図
【図４】第２の従来例における半導体装置の製造方法を
示す工程断面図
示す工程断面図
４ ゲート電極 ５ ｎ-拡散層 ６ ＳｉＯ2側壁スペーサ ７ Ｓｉ3Ｎ4側壁スペーサ ８ 深いｎ+拡散層 ９ 浅いｎ+拡散層 １２ ＴｉＳｉ2層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 受田 高明 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 堀 敦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (7)
- 【請求項１】一導電型の半導体基板あるいはウエル上に
ゲート電極を形成する工程と、 このゲート電極をマスクにして前記導電型と反対導電型
の拡散を行い、第１濃度の拡散層を形成する工程と、 第１の絶縁膜材料を堆積しそれを異方性エッチングする
ことによりゲート電極側壁に第１の絶縁膜による第１側
壁スペーサを形成する工程と、 第２の絶縁膜材料を堆積しそれを異方性エッチングする
ことにより第１側壁スペーサの外側壁に第２の絶縁膜に
よる第２側壁スペーサを形成する工程と、 前記ゲート電極と前記第１側壁スペーサと前記第２側壁
スペーサとをマスクにして前記第１濃度の拡散層と同導
電型の拡散を行い、前記第１濃度より高い第２濃度の拡
散層を形成する工程と、 前記第２側壁スペーサのみを選択的にエッチング除去す
る工程と、 前記ゲート電極と前記第１側壁スペーサとをマスクにし
て前記第１濃度の拡散層と同導電型の拡散を行い、前記
第１濃度より高い第３濃度拡散層を形成する工程とを備
えた半導体装置の製造方法。 - 【請求項２】一導電型の半導体基板あるいはウエル上に
ゲート電極を形成する工程と、 このゲート電極をマスクにして前記導電型と反対導電型
の拡散を行い、第１濃度の拡散層を形成する工程と、 第１の絶縁膜材料を堆積しそれを異方性エッチングする
ことによりゲート電極側壁に第１の絶縁膜による第１側
壁スペーサを形成する工程と、 第２の絶縁膜材料を堆積しそれを異方性エッチングする
ことにより第１側壁スペーサの外側壁に第２の絶縁膜に
よる第２側壁スペーサを形成する工程と、 前記ゲート電極と前記第１側壁スペーサと前記第２側壁
スペーサとをマスクにして前記第１濃度の拡散層と同導
電型の拡散を行い、前記第１濃度より高い第２濃度の拡
散層を形成する工程と、 金属を堆積し熱処理を施すことにより半導体基板の露出
部とゲート電極表面を金属シリサイド化し、絶縁膜上の
シリサイド化していない金属を除去する工程と、 前記
第２側壁スペーサのみを選択的にエッチング除去する工
程と、 前記ゲート電極と前記第１側壁スペーサとをマスクにし
て前記第１濃度の拡散層と同導電型の拡散を行い、前記
第１濃度より高い第３濃度の拡散層を形成する工程とを
備えた半導体装置の製造方法。 - 【請求項３】前記第１濃度は１×１０17〜１×１０19ｃ
ｍ-3の濃度であり、前記第２及び第３の濃度は１×１０
20ｃｍ-3以上の濃度であることを特徴とする請求項１ま
たは２記載の半導体装置の製造方法。 - 【請求項４】前記第１の絶縁膜材料がＳｉＯ2であり、
前記第２の絶縁膜材料がＳｉ3Ｎ4であることを特徴とす
る請求項１または２記載の半導体装置の製造方法。 - 【請求項５】一導電型の半導体基板あるいはウエル上
に、前記導電型と反対導電型のドレイン拡散層として、
ゲート電極下のチャネル部に接する第１濃度の拡散層
と、その外側に前記第１濃度より高い第２濃度の拡散層
と、さらにその外側に前記第１濃度より高く、前記第２
濃度の拡散層より接合深さが大きく、その表面を金属シ
リサイド化した第３濃度の拡散層とを備えた半導体装
置。 - 【請求項６】前記第１濃度は１×１０17〜１×１０19ｃ
ｍ-3の濃度であり、前記第２及び第３の濃度は１×１０
20ｃｍ-3以上の濃度であることを特徴とする請求項５記
載の半導体装置。 - 【請求項７】前記第１の絶縁膜材料がＳｉＯ2であり、
前記第２の絶縁膜材料がＳｉ3Ｎ4であることを特徴とす
る請求項５記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25560893A JPH07111328A (ja) | 1993-10-13 | 1993-10-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25560893A JPH07111328A (ja) | 1993-10-13 | 1993-10-13 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07111328A true JPH07111328A (ja) | 1995-04-25 |
Family
ID=17281105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25560893A Pending JPH07111328A (ja) | 1993-10-13 | 1993-10-13 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07111328A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09121055A (ja) * | 1995-07-26 | 1997-05-06 | Lg Semicon Co Ltd | 半導体素子の製造方法 |
| US7221009B2 (en) | 2002-03-19 | 2007-05-22 | Fujitsu Limited | Semiconductor device |
-
1993
- 1993-10-13 JP JP25560893A patent/JPH07111328A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09121055A (ja) * | 1995-07-26 | 1997-05-06 | Lg Semicon Co Ltd | 半導体素子の製造方法 |
| US7221009B2 (en) | 2002-03-19 | 2007-05-22 | Fujitsu Limited | Semiconductor device |
| US7416934B2 (en) | 2002-03-19 | 2008-08-26 | Fujitsu Limited | Semiconductor device |
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