TW586168B - Method and apparatus using silicide layer for protecting integrated circuits from reverse engineering - Google Patents
Method and apparatus using silicide layer for protecting integrated circuits from reverse engineering Download PDFInfo
- Publication number
- TW586168B TW586168B TW089107433A TW89107433A TW586168B TW 586168 B TW586168 B TW 586168B TW 089107433 A TW089107433 A TW 089107433A TW 89107433 A TW89107433 A TW 89107433A TW 586168 B TW586168 B TW 586168B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- substrate
- metal silicide
- active
- region
- Prior art date
Links
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 62
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 61
- 238000000034 method Methods 0.000 title claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 239000004065 semiconductor Substances 0.000 claims abstract description 34
- 229910052751 metal Inorganic materials 0.000 claims description 80
- 239000002184 metal Substances 0.000 claims description 80
- 229910044991 metal oxide Inorganic materials 0.000 claims description 24
- 150000004706 metal oxides Chemical class 0.000 claims description 24
- 230000000295 complement effect Effects 0.000 claims description 17
- 238000004519 manufacturing process Methods 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 150000001875 compounds Chemical class 0.000 claims description 4
- 239000004575 stone Substances 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 2
- 238000012360 testing method Methods 0.000 claims description 2
- 238000001465 metallisation Methods 0.000 claims 17
- 241001674048 Phthiraptera Species 0.000 claims 1
- 239000011149 active material Substances 0.000 claims 1
- 238000009933 burial Methods 0.000 claims 1
- 229910052735 hafnium Inorganic materials 0.000 claims 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims 1
- 235000020044 madeira Nutrition 0.000 claims 1
- 238000002513 implantation Methods 0.000 description 9
- 230000008569 process Effects 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000013461 design Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 150000002736 metal compounds Chemical class 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- ZSLUVFAKFWKJRC-IGMARMGPSA-N 232Th Chemical compound [232Th] ZSLUVFAKFWKJRC-IGMARMGPSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 238000012356 Product development Methods 0.000 description 1
- 229910052776 Thorium Inorganic materials 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 235000012054 meals Nutrition 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000000575 pesticide Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000011946 reduction process Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/57—Protection from inspection, reverse engineering or tampering
- H01L23/573—Protection from inspection, reverse engineering or tampering using passive means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
586168
發明領域 本發明係有關於半導體積體電路的領域，以及，特別 是指’有助於防止積體電路還原工程的技術。 發明背景 有關半導體積體電路的本設計、發展和製造努力需要 對牵涉越來越小的電流的複雜結構，程序和製造技術的了 解。能夠達成這般的了解並建立這種積體電路的成功設 計，發展與生產製造的努力牵涉到許多高熟練度專業2員 工時以及可觀的費用。 ” 、 =一方面，為避免昂貴工時和其他重大費用，有些研 發人員訴諸還原工程做法，其中既存裝置有用來檢驗以決 定最終積體電路物理結構的分離（taken apart )，探針、 f probed )以及其他檢驗方法，在檢查下以利後續複製。 還原工程，其一般主要依賴獲取電路的平面光學影像，基 本上嘗試藉著學習與複製競爭產品來迴避傳統的產品發^ 努力與費用。 已發展許多不同方法嘗試阻礙這種還原工程的努力， 特別是在半導體積體電路領域。例如，美國第4,583,〇ιι 號專利，發給Pechar，假金氧半導體（pseud〇 —M〇s)’裝置 $給定一不易被從裝置在加強模式電路中的位置推論的複 士者發現的空乏植入區。為取代隱藏電路元件，有些系統 使電路免於作業直到正確存取碼輪人的機制，如美國第 ，139,864號專利，發給Schulman，以及美國第4,267578 號專利，發給Vetter中所述。然、而，上述的每一保護架構
第4頁 需要額外的處理以及/咬# 路基本功能的雷痛、回玫吏士用額外專屬於安全而不用於電 迴路複雜度。 k 每增加了電路製造成本以及電氣 其有=防及容易建置方法的需求， 製造者的設計隱私權：本；研發人燃和 發明概述 a杈供k樣的方法。 W „本發明提供了防止積體電路還原工程的方# ^ @ € 错著選擇性隱藏電路元# ( : =f和裝置’ 連接-起的群组元件功能變成m &連接，以使得 件的隱藏藉由金屬矽化物 仃或很難決定。電路兀 # 屬矽物層光罩來完成。 見在的半導體積體電 泛使用為形成在故所^ /原技術中，金屬矽化物被廣 取在石夕貝源極/汲極區域曰 低電阻係數的導電n夕曰曰石夕£域上以降 到2〇〇埃的範圍内。曰既秋金電屬^㈣的厚度往往在1〇〇埃 面光學影像，對這樣^\路虽還原工程還主要依賴電路平 提供足夠清楚办，、、，屬矽化物層，光學顯微鏡無法 此：ΐ 來發現並確定金屬石夕化物層的存在。如 荦以防止I還；ί明的金屬矽化物層使用提供了有效解決方 茶以防止與還原工程的關聯，而且 乃 用。 t其疋對圖案尺技5微米以下的，特別有 特別疋’依照本發明，接 的方法和裝置。丰了防止積體電路還原工程 没極區域）形成ί ==(例如高濃度掺雜源極/ 成在基板上（例如積體電路元件沉積或形成 586168 五、發明說明（3) -_ 料晶圓上或内）。金屬矽化物層跨越形成在至少 連動區域的主動區以及選定基板以與另-區域内 域了動區域，藉著形成在選定基板區域的金屬矽化物區 進一步言，本發明對藉由基板上第一金屬矽化物層上 源:…及極内連結到vss極（例如一般是電壓供應：" ^ 3負壓）與藉由基板上第二金屬石夕化物声上在+ ，極/汲極内連結到Vcc極（例如一般是電壓供應曰的"高壓" 或正壓’’）的基板上製造互補金屬氧化物半導體特別有 用。 、啕 圖式簡單說明 第1圖係顯示先前技術互補金屬氧化物半導體 略上視平面圖。 、第2圖係顯示描繪在第i圖中取A_A剖面線的先前技術 互補金屬氧化物半導體對的概略剖面側視圖。 第3圖係顯示依本發明實施例的互補金屬氧化物半導 體對的概略上視平面圖。 、第4圖係顯示描繪在第3圖中取B-B剖面線的依本發明 實施例的互補金屬氧化物半導體對的概略剖面側視圖。
較佳實施例說明 一般週知地在典型半導體積體電路（例如互補金屬氧 化物半導體）製造，當圖案尺寸〇· 5微米或以下時，植入 會使主動區域（例如源極/汲極）產生較高的表面電阻係 數。較高的表面電阻係數對良好的歐姆接觸是不允許的，
第6頁 586168
當金屬接觸是位於主動區域時。然而，為了提供良好的歐 姆接觸’金屬石夕化物（往往也稱Salic ide)層常被置於區 域頂端，此處形成接觸且處於半導體與金屬間接觸處。、金 ，石夕化物層非常薄，往往在1〇〇埃到200埃的範圍内，且藉 著沉積金屬（例如鈦）在裸矽上方並燒結以使得金屬離子 移動到矽而形成高導電性金屬矽化物層。依本發明，標準 金屬矽化物製程被用來形成主動區域間的連結。X ^ 為了解依本發明金屬石夕化物層的使用，考慮概略描繪 於如第1圖及第2圖的典型先前技術的互補金屬氧化物對 導體裝置。
一起參考第1圖及第2圖，顯示了典型先前技術的互補 金屬氧化物對得上視平面圖與側視剖面圖。在p型基板i 〇 的N型井區1 2形成。多晶矽3 4接著沉積而形成任何預期中 的源極與汲極將形成處之間的通道。N型井區丨2是、藉植入 而形成的P+源極/汲極主動區域14以及p+源極/汲極主動區 域16。在P型基板1〇，也有n+源極/汲極主動區域18以及n + 源極/沒極主動區域20，個別源極與汲極利用閘極34來創 造其間的通道。也有藉植入而形成的…區域22，24以連結 到Vcc極與藉植入而形成的p+區域26，28以連結到Vss極。 金屬石夕化物層3 2 (其為了便於描緣以誇張的厚度比例顯示 並以嵌進基板表面來描繪）形成在n+區域22，24，P+區域 2 6 ’ 2 8 ’ ρ +源極/沒極1 4，1 6以及η +源極/沒極1 8，2 〇上。 金屬矽化物層32往往在1〇〇埃到200埃的範圍内。因此，為 了連結Vcc和Vss，一般處理將發生，即提供適當的場效氧
第7頁 586168 五、發明說明（5) 化物以及金屬化合物層以便接觸。 那些熟悉此技術者會喜歡執行互補金屬氧化物半導體 製程中有關的複雜而未廣為周知的步驟，其所導致的結構 描繪在第1圖與第2圖中，並被使用如以下所描繪方式來執 行本發明。π本生互補金屬氧化物電子學” （I n t u i t i v e CMOS Electronics)，作者Frederickson，且，特別是， 第5· 6節標題”多層金屬互補金屬氧化物製程” (Multi-Layer-Metal CMOS Process)描述 了此一製程， 其被補充在現代金屬矽化物層製程，如”超大型積體電路 技術’’ （VLSI Technology)中所描述，由Si mon Sze 編 者’在標題π閘極與内連結的金屬石夕化物π ( § i 1 i c i d e s for Gates and Interconnections)下的第372 頁到第380 頁。
如Frederickson所述，P型基板有矽氧化物沉積其 上。光阻劑層均勻層列在矽氧化物上方。利用光罩，預期 電路的部分區域被以紫外光蝕刻露出。光阻劑接著被從未 曝光區域移除。光阻劑中的孔導致穿過矽氧化物被蝕刻 處。離子植入會透過此孔並藉著N型離子穿透矽表面產生N 型井區。對互補金屬氧化物半導體裝置的互補對而言，對 一電晶體P型小表面區域而其他電晶體為N型是有必要的。 絕緣氮化物層接著被放置在矽氧化物上方，且與光阻劑如 需要地形成其他結構。某一區域被蓋住且使得其他區域被 換入雜質（例如提供輕微的摻雜硼植入）。場氧化物區 域’其為厚側面電晶體絕緣區，接著生長。進一層的光罩
麵
第8頁 586168 五、發明說明（6) 會使多晶矽閘極結構所處的 的遮蓋區域荽、匕埤办成乂些閘極形成自然 就^ ί 植入以利源極與汲極沉積。 =此而言，金屬矽化物製程接著被全 如’鎢或鍅，苴士 L 士上 、里金屬，例 ^ Μ ^ 基本上在相同的植入開口，然後拯荽接續 的熱處理形成具有比摻雜植 ^接者後、·只 石夕鍵、结（金屬繼層）。=㈡？2鶴…鈦 思如Sze所述係用於較高層金屬（例如石夕表面之上 :第-層金屬）與實際矽表面本身連結。作 =^寸在〇. 5微米或以下技術的傳統方法僅放 :屬：：接觸半導體以改進歐姆接觸的半導體摻雜曰區夕上在 全屬JI = ί ΐ i ί蓋）層往往被用來防止區域有重 I屬，儿積其上而產生金屬石夕化物。 上面所述的製程流量，時間與溫度，植入劑量，尺 寸’等等是眾所週知的技術在此並不進一步說明。 為對本發明有最佳了解，以第3圖與第4圖一起為參 :曲第3圖與第4，描繪，概略地，分別是一本發明實施例 固八型互補金屬氧化物半導體對的上視平面圖與側視剖面 圖。如第1圖與第2圖所描繪’以相同數字顯示者有相同形 態，以如上所述的相同方法製造。p型基板1〇的付型井區12 形成。多晶列4接著沉積而形成任何預期中的源極與没極 將形成處之間的通道。N型井區12是藉植入而形成的p+源 極/汲極14以及P+源極/汲極16。在P型基板1〇，也有n+源 極/没極18以及n+源極/没極20。也有藉植入而形成的“區 域22 ’ 24以連結到Vcc極與藉植入而形成的p+區域26 , 28 586168 五、發明說明（7)
以連結到V s s極。金屬石夕化物層3 2 (其為了便於描繪以誇 張的厚度比例顯示並以嵌進基板表面來描繪）形成在n+區 域22，24，P+區域26，28，p+源極/汲極14，16以及n+源 極/沒極1 8，2 0上。然而，此外，依本發明，有選定的金 屬矽化物層40與n+區域22以及p+源極/汲極1 4内連結。與 金屬矽化物層32合併在n+區域22以及p+源極/汲極14上的 金屬矽化物層4 0在金屬矽化物層3 2形成的同時形成。金屬 矽化物層4 0因此在相同的1 〇 〇埃到2 0 〇埃深度範圍。在較佳 實施例中，其中n+區域22 —般是寬度4, 〇〇〇埃見方而源極/ 汲極14有寬度7, 000埃，金屬矽化物層4〇有寬度3, 750埃。 一個或更多其他金屬矽化物層4 〇，假如如預期，也被用來 内連結其他或全部主動區域，例如n +區域2 〇以及p +區域 2 8，如第3圖所示，其被需要内連結的電路設計元件所決 定且是設計者寧願掩飾部分。因此，為了連結Vcc和Vss， 一般處理將發生，即提供適當的場效氧化物以及金屬化合 物層以便V c c和V s s接觸。
值得注意的是，用以產生第1圖與第2圖結構的製程步 驟與產生第3圖與第4圖結構相同，除了用以產生第1圖與 第2圖所繪的金屬矽化物層3 2的光罩與包括額外的開口如 預期允許金屬矽化物層40形成在將與金屬矽化物層32合併 (即形成連續面）的非摻雜質區‘不同。定義與金屬矽化物 層3 2合併的金屬矽化物層4 〇的開口，將被發展者選定如預 期地使得標準上層金屬層内連結被金屬矽化物層内連結取 代，以阻礙嘗試還原工程的努力。
第10頁 586168 五、發明說明（8) 主' 假如還原工程人員鎖定一具有如第3圖及第4圖鎖描繪 特徵的裝置’嘗試決定或偵測是否有連結在，例如，n+區 域“與1^源極/汲極14，或p+區域28與n+源極/汲極20 間’他往往將向下蝕刻到基板上。然而，金屬矽化物層是 4的（例如1 〇 〇埃）而很難以光學檢測，執行飯刻時常常 其被蝕刻掉。在這種情況下，還原工程人員大部分容易做 出n+區域2 2與p+源極/汲極1 4間沒有連結的結論。成功的 電路掩飾便達成了。 、依照本發明，本發明的精髓在植入區之間新式的側列 内連結，或更白話來說，其中至少有一區域不是金屬。依
本發明的内連結金屬矽化物層係製作到足夠厚以最小化阻 抗（最大化傳導性）並提供結構性整合，在足夠薄的時候 ，以阻礙還原工程人員的嘗試偵測金屬矽化物層内連結。、 最適的厚/薄往往出現在i 〇〇埃到2〇〇埃的範圍内。 ^ 儘官可以偵測金屬矽化物層存在的技術存在，他們不 能清楚給定有多少數量實作半導體裝置在現代積體電路晶 1内。、例如，微探針被用來偵測接點以決定連接性或在特 疋區域進行剖面分析。然而，這些技術一次只能用在一個 J區域因此在有成仟上信個或更多連接點的一般電路應
用還原工程變得很困難。藉由還原工程耗費在決定所有^ 點以從晶片中摘取出設計的努力與時間變得多餘且不實 際。 ^那些熟悉此技術的人也會欣賞本發明有關於互補金屬 氧化物對的描述，本發明可以利用金屬矽化物，例如半導
586168 五、發明說明（9) 體二極體，電晶體，記憶裝置等等與其他半導體裝置一起 實作。而且連結區域間的金屬矽化物路徑不需要是直線。 相同地，值得了解地是本發明也可以實作在互補金屬氧化 物基板是N型而井區是P型的情況。
第12頁
Claims (1)
- 586168年1月Η M, 891074^ 六、申請專利範圍 列步1驟7種防止半導體積體電路還原工程的方法，‘括下 製作半導體主動區域，形成在基板上； 升:成不f曰，斷的金屬矽化物^，在至少：料導體主動 =s 6、主動區域與選定基板區域上，藉由在該選定基板區 域的該不間斷的金屬矽化物層，以使至少一主動區域與其 他主動區域電性連結； /… 今' 利用5玄不間斷的金屬矽化物層連結一金屬化層，其中 |該不間斷的金屬矽化物層在該金屬化層與該至少一主動區ί域及在該基板的其他主動區域之間進一步提供一電性連 L結。 i 2 ·如申請專利範圍第1項所述的方法，其中形成不間 _斷的金屬％化物層的步驟包括藉由該選定的基板區域的該 ϋ金屬化物層’形成在第一主動區域上的金屬矽化物層與第 h二主動區域上的金屬矽化物層内連結合併的步驟。3·如申請專利範圍第2項所述的方法，其中内連結合 ^併的步驟包括藉由該選定的基板區域的該金屬化物層，側 ^ :列地形成在該第一主動區域上的該金屬石夕化物層與該第二 丨主動區域上的該金屬石夕化物層内連結合併的步驟。 4 ·如申請專利範圍第1項所述的方法，其中在基板上 製作半導體主動區域的步驟包括在該基板上製作互補金屬 氧化物對的步驟。 5 ·如申請專利範圍第4項所述的方法，其中η +源極/汲 極係藉由在該基板上的第一金屬氧化物層内連結到V s s以 及Ρ+源極/>及極係藉由在該基板上的第二不間斷的金屬石夕1012-3141-pfl.ptc 第13頁 586168 一 案號 89107433_年 ^___§--^------- 六、申請專利範圍 化物層内連結到Vcc。 6· —種在基板上内連結半導體區域的方法，包括形成 不間斷的金屬矽化物層在主動區域與選定基板區域上的步 驟，藉由在該選定基板區域的不間斷的該金屬矽化物層， 以與其他主動區域連結；及 利用該不間斷的金屬矽化物層連結一金屬化層，其中 該不間斷的金屬矽化物層在該金屬化層與該至少一主動區 域及在該基板的其他主動區域之間進一步提供一電性連 結。 L如申請專利範圍第6項所述的方法，其中形成不巧 斷的金屬矽化物層的步驟包括藉由該選定基板區域的該 屬化物層’形成在第一主動區域上的金屬矽化物層與第 動區域上的金屬石夕化物層内連結合併的步驟。 、，8 ·如申晴專利範圍第7項所述的方法，其中内連結< ::t:包括藉由該選定基板區域的該金屬化物層，側 動區Ϊ f1亥第一主動區域上的該金屬矽化物層與該第二 00 的该金屬矽化物層内連結合併的步驟。 域是9基= 2 = ί圍第6項所述的方法，其中該主動這 :板上的互補金屬氧化物對的源極/汲極。 •如申請專利範圍第9項所述的方 汲極係藉由六兮装 、 方去’其中η +源極, 丨丁、稽由在该基板上的第一 Μ磨 結到V S s，以；5 ρ +、、馬代/ a 勺至屬氧化物層内 以及P +源極/汲極係葬ώ . 斷的金屬«ι彳卜铷Μ & , 由在4基板上的第二不 /蜀虱化物層内連結到ν 。 J 1 _ 種防止内連結彳貞測的主道 括： 1貝列的丰寺體積體電路裝置，έ586168半導體主動區域，形成在基板上； 不間斷的金屬矽化物層 區域與選定基板區域上，藉 石夕化物層，以使至少一主動 、結；及 ’形成在至少一該半導體主動 由在該選定基板區域的該金屬 區域與其他主動區域電性連 不間斷 及在該 12 置，其 金屬化 及第二 13 置，其 區域上 金屬石夕 歹^地内 金屬化層與該不間斷的金屬矽化物層連結，其中該 的金屬矽化物層在該金屬化層與該至少一主動區域 基板的其他主動區域之間進一步提供一電性連結。 •如申請專利範圍第11項所述的半導體積體電路裝 中該不間斷的金屬矽化物層藉由該選定基板區域的 物層，與形成在第一主動區域上的金屬矽化物層以 主動區域上的金屬矽化物層内連結合併。 .如申請專利範圍第1 2項所述的半導體積體電路裝 中該不間斷的金屬矽化物層藉由形成在該選定基板 的該金屬化物層，與形成在該第一主動區域上的該 化物層以及該第二主動區域上的該金屬矽化物層側 連結合併。 1 4 ·如申請專利範圍第丨丨項所述的半導體積體電路裝 置’其中在該基板上的至少一主動區域是在該基板上的互 補金屬氧化物對的部分。 1 5 ·如申請專利範圍第1 4項所述的半導體積體電路裝 置’其中n+源極/汲極係藉由在該基板上的第一不間斷的 金屬氧化物層内連結到V s s，以及P +源極/汲極係藉由在該 基板上的第二不間斷的金屬氧化物層内連結到V c c。 1 6· —種半導體積體電路的製造方法，包括下列步586168 案號 89107433 六、申請專利範圍 曰 修正 驟· 製作半導體主動區域，形成在基板上，在上述基板上 彼此相隔遙遠的至少二個上述的主動區域； 形成不間斷的金屬矽化物層，在至少二個主動區域 上；該不間斷的金屬矽化物層彼此内電性連結上述二個主 動區域，以提供在該二個主動區域間的該金屬矽化物的電 性傳導路徑；及 利用該不間斷的金屬矽化物層連結一金屬化層，其中 該不間斷的金屬石夕化物層在該金属化層與該至少一主動區 域及在該基板的其他主動區域之間進一步提供一電性連 結。1012-3141-pfl.ptc 第16頁
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/298,293 US6117762A (en) | 1999-04-23 | 1999-04-23 | Method and apparatus using silicide layer for protecting integrated circuits from reverse engineering |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW586168B true TW586168B (en) | 2004-05-01 |
Family
ID=23149876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW089107433A TW586168B (en) | 1999-04-23 | 2000-04-20 | Method and apparatus using silicide layer for protecting integrated circuits from reverse engineering |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6117762A (zh) |
| EP (1) | EP1183729A1 (zh) |
| JP (1) | JP4791635B2 (zh) |
| AU (1) | AU4244000A (zh) |
| TW (1) | TW586168B (zh) |
| WO (1) | WO2000065654A1 (zh) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6396368B1 (en) | 1999-11-10 | 2002-05-28 | Hrl Laboratories, Llc | CMOS-compatible MEM switches and method of making |
| US6815816B1 (en) | 2000-10-25 | 2004-11-09 | Hrl Laboratories, Llc | Implanted hidden interconnections in a semiconductor device for preventing reverse engineering |
| US7294935B2 (en) * | 2001-01-24 | 2007-11-13 | Hrl Laboratories, Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using an apparent metal contact line terminating on field oxide |
| US6791191B2 (en) | 2001-01-24 | 2004-09-14 | Hrl Laboratories, Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using vias without metal terminations |
| US6459629B1 (en) | 2001-05-03 | 2002-10-01 | Hrl Laboratories, Llc | Memory with a bit line block and/or a word line block for preventing reverse engineering |
| US6740942B2 (en) * | 2001-06-15 | 2004-05-25 | Hrl Laboratories, Llc. | Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact |
| US6774413B2 (en) | 2001-06-15 | 2004-08-10 | Hrl Laboratories, Llc | Integrated circuit structure with programmable connector/isolator |
| US6897535B2 (en) * | 2002-05-14 | 2005-05-24 | Hrl Laboratories, Llc | Integrated circuit with reverse engineering protection |
| US6762464B2 (en) * | 2002-09-17 | 2004-07-13 | Intel Corporation | N-p butting connections on SOI substrates |
| US7049667B2 (en) | 2002-09-27 | 2006-05-23 | Hrl Laboratories, Llc | Conductive channel pseudo block process and circuit to inhibit reverse engineering |
| US6924552B2 (en) * | 2002-10-21 | 2005-08-02 | Hrl Laboratories, Llc | Multilayered integrated circuit with extraneous conductive traces |
| US6979606B2 (en) * | 2002-11-22 | 2005-12-27 | Hrl Laboratories, Llc | Use of silicon block process step to camouflage a false transistor |
| AU2003293540A1 (en) * | 2002-12-13 | 2004-07-09 | Raytheon Company | Integrated circuit modification using well implants |
| GB0410975D0 (en) | 2004-05-17 | 2004-06-16 | Nds Ltd | Chip shielding system and method |
| US7242063B1 (en) | 2004-06-29 | 2007-07-10 | Hrl Laboratories, Llc | Symmetric non-intrusive and covert technique to render a transistor permanently non-operable |
| DE102005028905A1 (de) * | 2005-06-22 | 2006-12-28 | Infineon Technologies Ag | Transistorbauelement |
| US8168487B2 (en) * | 2006-09-28 | 2012-05-01 | Hrl Laboratories, Llc | Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer |
| JP5135992B2 (ja) * | 2007-10-24 | 2013-02-06 | ソニー株式会社 | 半導体装置およびその製造方法 |
| DE102008014750A1 (de) | 2008-03-18 | 2009-10-01 | Siemens Aktiengesellschaft | Gehäuse zum Schutz vor Nachbau |
| US9735781B2 (en) | 2009-02-24 | 2017-08-15 | Syphermedia International, Inc. | Physically unclonable camouflage structure and methods for fabricating same |
| US8510700B2 (en) | 2009-02-24 | 2013-08-13 | Syphermedia International, Inc. | Method and apparatus for camouflaging a standard cell based integrated circuit with micro circuits and post processing |
| US10691860B2 (en) | 2009-02-24 | 2020-06-23 | Rambus Inc. | Secure logic locking and configuration with camouflaged programmable micro netlists |
| US8418091B2 (en) | 2009-02-24 | 2013-04-09 | Syphermedia International, Inc. | Method and apparatus for camouflaging a standard cell based integrated circuit |
| US8151235B2 (en) * | 2009-02-24 | 2012-04-03 | Syphermedia International, Inc. | Camouflaging a standard cell based integrated circuit |
| US8111089B2 (en) * | 2009-05-28 | 2012-02-07 | Syphermedia International, Inc. | Building block for a secure CMOS logic cell library |
| US9437555B2 (en) | 2011-06-07 | 2016-09-06 | Verisiti, Inc. | Semiconductor device having features to prevent reverse engineering |
| US9287879B2 (en) * | 2011-06-07 | 2016-03-15 | Verisiti, Inc. | Semiconductor device having features to prevent reverse engineering |
| US9218511B2 (en) | 2011-06-07 | 2015-12-22 | Verisiti, Inc. | Semiconductor device having features to prevent reverse engineering |
| US8975748B1 (en) | 2011-06-07 | 2015-03-10 | Secure Silicon Layer, Inc. | Semiconductor device having features to prevent reverse engineering |
| US9479176B1 (en) | 2013-12-09 | 2016-10-25 | Rambus Inc. | Methods and circuits for protecting integrated circuits from reverse engineering |
| DE102016124590B4 (de) | 2016-12-16 | 2023-12-28 | Infineon Technologies Ag | Halbleiterchip |
| US10923596B2 (en) | 2019-03-08 | 2021-02-16 | Rambus Inc. | Camouflaged FinFET and method for producing same |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4267578A (en) * | 1974-08-26 | 1981-05-12 | Texas Instruments Incorporated | Calculator system with anti-theft feature |
| US4139864A (en) * | 1976-01-14 | 1979-02-13 | Schulman Lawrence S | Security system for a solid state device |
| US4583011A (en) * | 1983-11-01 | 1986-04-15 | Standard Microsystems Corp. | Circuit to prevent pirating of an MOS circuit |
| JP2755613B2 (ja) | 1988-09-26 | 1998-05-20 | 株式会社東芝 | 半導体装置 |
| EP0463373A3 (en) | 1990-06-29 | 1992-03-25 | Texas Instruments Incorporated | Local interconnect using a material comprising tungsten |
| JP2978736B2 (ja) * | 1994-06-21 | 1999-11-15 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5783846A (en) * | 1995-09-22 | 1998-07-21 | Hughes Electronics Corporation | Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering |
| JPH1056082A (ja) * | 1996-08-07 | 1998-02-24 | Mitsubishi Electric Corp | 半導体集積回路装置及びその製造方法 |
| US5976943A (en) * | 1996-12-27 | 1999-11-02 | Vlsi Technology, Inc. | Method for bi-layer programmable resistor |
| US6326675B1 (en) | 1999-03-18 | 2001-12-04 | Philips Semiconductor, Inc. | Semiconductor device with transparent link area for silicide applications and fabrication thereof |
-
1999
- 1999-04-23 US US09/298,293 patent/US6117762A/en not_active Expired - Lifetime
-
2000
- 2000-04-14 JP JP2000614502A patent/JP4791635B2/ja not_active Expired - Fee Related
- 2000-04-14 EP EP00922217A patent/EP1183729A1/en not_active Ceased
- 2000-04-14 WO PCT/US2000/010106 patent/WO2000065654A1/en active Application Filing
- 2000-04-14 AU AU42440/00A patent/AU4244000A/en not_active Abandoned
- 2000-04-20 TW TW089107433A patent/TW586168B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| AU4244000A (en) | 2000-11-10 |
| US6117762A (en) | 2000-09-12 |
| WO2000065654A1 (en) | 2000-11-02 |
| EP1183729A1 (en) | 2002-03-06 |
| JP4791635B2 (ja) | 2011-10-12 |
| JP2003520417A (ja) | 2003-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW586168B (en) | Method and apparatus using silicide layer for protecting integrated circuits from reverse engineering | |
| TW567609B (en) | Semiconductor device | |
| TW201232760A (en) | Semiconductor device and fabrication method thereof | |
| TWI334219B (en) | Manufacturing method of semiconductor device | |
| KR20090073487A (ko) | 모스 트랜지스터 및 그의 제조 방법 | |
| TWI414023B (zh) | 用於製造一半導體器件的方法 | |
| JP2007258330A (ja) | 半導体装置及びその製造方法 | |
| JP2006500759A (ja) | 基板への相互接続を有する集積回路およびその製造方法 | |
| JP2006500759A5 (zh) | ||
| TW550666B (en) | Programmable connector/isolator and CMOS process with buried contact using the same | |
| JPH0361338B2 (zh) | ||
| TW200941590A (en) | Semiconductor device and fabrication method thereof | |
| JP2007165663A (ja) | 半導体装置の製造方法および半導体装置 | |
| JP3381646B2 (ja) | 半導体装置およびその製造方法 | |
| WO1990013918A1 (fr) | Transistor a effet de champ | |
| US7078767B2 (en) | Semiconductor device for limiting leakage current | |
| JPH058572B2 (zh) | ||
| JPS6050063B2 (ja) | 相補型ｍｏｓ半導体装置及びその製造方法 | |
| JP2007067249A (ja) | 半導体装置およびその製造方法 | |
| TW200425400A (en) | Semiconductor device and method for fabricating the same | |
| JP2008078490A (ja) | Ｃｃｄイメージセンサ | |
| TW471034B (en) | Method of forming lightly doped drain and source/drain for field effect transistor | |
| TW538437B (en) | Semiconductor device and method for manufacturing the same | |
| JPH01235269A (ja) | 半導体装置 | |
| JPH11214502A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |