JPH01235269A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01235269A JPH01235269A JP63061476A JP6147688A JPH01235269A JP H01235269 A JPH01235269 A JP H01235269A JP 63061476 A JP63061476 A JP 63061476A JP 6147688 A JP6147688 A JP 6147688A JP H01235269 A JPH01235269 A JP H01235269A
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- JP
- Japan
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- transistor
- element isolation
- memory cell
- semiconductor device
- memory
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000002955 isolation Methods 0.000 claims description 19
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Element Separation (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
高集積化に適した素子分離構造を有するメモリセルアレ
イを具備する半導体装置に関し、メモリセルアレイにお
ける素子分離構造の平面的占有面積の縮小を図り、集積
度の向上した半導体装置構造を提供することを目的とし
、一方向く直列に接続会並置されたトランジスタ群から
成る列を、前記一方向とは垂直な方向に複数並置したメ
モリセルアレイに於て、前記垂直方向に並置される複数
のトランジスタ列を段差部を介して交互に異なる高さの
基板表面に形成し、該段差部に素子分離領域を形成して
構成する。
イを具備する半導体装置に関し、メモリセルアレイにお
ける素子分離構造の平面的占有面積の縮小を図り、集積
度の向上した半導体装置構造を提供することを目的とし
、一方向く直列に接続会並置されたトランジスタ群から
成る列を、前記一方向とは垂直な方向に複数並置したメ
モリセルアレイに於て、前記垂直方向に並置される複数
のトランジスタ列を段差部を介して交互に異なる高さの
基板表面に形成し、該段差部に素子分離領域を形成して
構成する。
本発明り半導体装置に関するものであり、更圧詳しくは
高集積のリードオンリーメモリー（ＲＯＭ）の素子分離
に関するものである。
高集積のリードオンリーメモリー（ＲＯＭ）の素子分離
に関するものである。
第１図線従来技術に係るＲＯＭのメモリセルアレイ部分
構造の説明図である。
構造の説明図である。
同図（ａ）は平面図、同図（ｂ）はｘ−ｘ’断面図、同
図（ｃ）はＹ−Ｙ’断面図である。
図（ｃ）はＹ−Ｙ’断面図である。
図に於て、ｌはＳｔ基板、２は素子分離用のフィールド
酸化膜、３ａ〜３ｄはＭＯＳ）ランジスタのソース・ド
レイン領域であＦ）、３ａに於て、ビット線８ａ〜８ｃ
に接続し、３ｄに於て、接地＠Ｖ ａ虐を同時に形成し
ている。４はゲート酸化膜であり、５８〜５ｃはＭＯＳ
トランジスタのゲート電極と同時にワード線を形成して
いる。６は眉間絶縁膜（ＰＳＧ等）であ抄、７１１〜７
ｃはピット線コンタクトホールであり、８ａ〜８ｃはビ
ット線（Ａ／等）である。
酸化膜、３ａ〜３ｄはＭＯＳ）ランジスタのソース・ド
レイン領域であＦ）、３ａに於て、ビット線８ａ〜８ｃ
に接続し、３ｄに於て、接地＠Ｖ ａ虐を同時に形成し
ている。４はゲート酸化膜であり、５８〜５ｃはＭＯＳ
トランジスタのゲート電極と同時にワード線を形成して
いる。６は眉間絶縁膜（ＰＳＧ等）であ抄、７１１〜７
ｃはピット線コンタクトホールであり、８ａ〜８ｃはビ
ット線（Ａ／等）である。
従来例に於ては、素子分離領域２はＬＯＣＯ８法によっ
て形成され、バーズビークのため、フォトリソグラフィ
ーの限界値より大きくなってしまい、その結果、トラン
ジスタの寸法が小さくなる又はメモリセルの面積が大き
くなってしまうという問題がある。さらに、素子分離領
域を婢等を形成し、絶縁物を埋込んだものとすれば、フ
ォトリソグラフィーの限界値Ｋまで狭めることは可能だ
が、さらに平面的占有面積を狭めることができれば一層
の集積密度の向上が可能となる。
て形成され、バーズビークのため、フォトリソグラフィ
ーの限界値より大きくなってしまい、その結果、トラン
ジスタの寸法が小さくなる又はメモリセルの面積が大き
くなってしまうという問題がある。さらに、素子分離領
域を婢等を形成し、絶縁物を埋込んだものとすれば、フ
ォトリソグラフィーの限界値Ｋまで狭めることは可能だ
が、さらに平面的占有面積を狭めることができれば一層
の集積密度の向上が可能となる。
本発明は、かかる従来技術での課［Ｋ鑑み創作されたも
のであり、素子分離領域の幅をフォトリソグラフィーの
限界以下に狭め、メモリセル面積の縮小を可能とする半
導体装置の提供を目的とする０ 〔課題を解決するための手段〕 上記課題を解決するため、本発明による半導体装置は、
一方向に直列に接続・並置されたトランジスタ群から成
る列を、前記一方向とは垂直な方向に複数並置したメモ
リセルアレイに於て、前記垂直方向に並置される複数の
トランジスタ列を段差部を介して交互に異なる高さの基
板表面に形成し、該段差部に素子分離領域を形成して成
るように構成したものである。
のであり、素子分離領域の幅をフォトリソグラフィーの
限界以下に狭め、メモリセル面積の縮小を可能とする半
導体装置の提供を目的とする０ 〔課題を解決するための手段〕 上記課題を解決するため、本発明による半導体装置は、
一方向に直列に接続・並置されたトランジスタ群から成
る列を、前記一方向とは垂直な方向に複数並置したメモ
リセルアレイに於て、前記垂直方向に並置される複数の
トランジスタ列を段差部を介して交互に異なる高さの基
板表面に形成し、該段差部に素子分離領域を形成して成
るように構成したものである。
上記の構成によれば、素子分離領域は段差部に形成され
るため、その平面的占有面積は素子分離領域を形成する
ための膜又は層の厚み分までに縮小できるので、リソグ
ラフィーの限界を超えて面積縮小を図ることができ、従
って集積密度の大幅な向上が可能となる。
るため、その平面的占有面積は素子分離領域を形成する
ための膜又は層の厚み分までに縮小できるので、リソグ
ラフィーの限界を超えて面積縮小を図ることができ、従
って集積密度の大幅な向上が可能となる。
（実施例〕
第２図は本発明の実施例に係る半導体装置の構造であり
、同図（ａ）は平面図、同図（ｂ） 、 （ｅ） 、
（ｄ）は各” Ｘ ｌ−Ｘ ： 断面、Ｙ−ＹＭ面、Ｘ
ｓ −Ｘｓ 断面図テある。
、同図（ａ）は平面図、同図（ｂ） 、 （ｅ） 、
（ｄ）は各” Ｘ ｌ−Ｘ ： 断面、Ｙ−ＹＭ面、Ｘ
ｓ −Ｘｓ 断面図テある。
第２図（＆）〜（ｄ） Ｋ於て、１１はＳ１基板であり
、１２は溝側面に形成されたゲート酸化膜である。
、１２は溝側面に形成されたゲート酸化膜である。
１３は溝側面の素子分離用のＭＯＳ）ランジスタ構造の
ゲート電極を成す導体層であり、接地することにより、
本トランジスタはカットオフの状態で、素子分離として
の機能を達成している。１３は溝側面を通じて、第２図
（ｅ）又は第２図（ｄ）の如くセルの接地線に接続して
いる。１４は、ソースドレインであり、１４ａに於て、
ビット線と１４ｄに於て接地線と各々接続している。１
５はメモリトランジスタのゲート酸化膜であり、１６は
メモリトランジスタのゲート電極と同時にワード線を形
成している。１９はビット線であり、ＡＩＫで形成され
る。
ゲート電極を成す導体層であり、接地することにより、
本トランジスタはカットオフの状態で、素子分離として
の機能を達成している。１３は溝側面を通じて、第２図
（ｅ）又は第２図（ｄ）の如くセルの接地線に接続して
いる。１４は、ソースドレインであり、１４ａに於て、
ビット線と１４ｄに於て接地線と各々接続している。１
５はメモリトランジスタのゲート酸化膜であり、１６は
メモリトランジスタのゲート電極と同時にワード線を形
成している。１９はビット線であり、ＡＩＫで形成され
る。
これらＫよシ、メモリセルアレイを構成している０
第３図（＆）〜（ｅ）及び第４図（ａ）〜（ｅ）は、上
記実施例の半導体装置の製造工程図であり、第３図はＸ
＋−Ｘ；断面を、第４図はＹ−Ｙ断面図が示してあり、
各図の（ａ）〜（ｅ）は夫々同一工程での構造断面を示
すように並置して示しである。
記実施例の半導体装置の製造工程図であり、第３図はＸ
＋−Ｘ；断面を、第４図はＹ−Ｙ断面図が示してあり、
各図の（ａ）〜（ｅ）は夫々同一工程での構造断面を示
すように並置して示しである。
次に、この製造工程を順に説明する。通常のフォトリソ
グラフィー技術を用いＳｌ基板に深さ０．５μ椙度の溝
を形成する。エツチングはＣＣｌ４１０１を用いたＲＩ
Ｅで行なう。（ａ）次いで、２ｏｏＸｓ度の５ｌｏｔ膜
１２を熱酸化法によって形成し、通常のフォトリソグラ
フィー技術により、一部のＳｔＯ！膜１２全１２する。
グラフィー技術を用いＳｌ基板に深さ０．５μ椙度の溝
を形成する。エツチングはＣＣｌ４１０１を用いたＲＩ
Ｅで行なう。（ａ）次いで、２ｏｏＸｓ度の５ｌｏｔ膜
１２を熱酸化法によって形成し、通常のフォトリソグラ
フィー技術により、一部のＳｔＯ！膜１２全１２する。
（ｂ）ＣＶＤ法によシ、Ｐｏ１７Ｓｌ ２０００Ｘ程度
を成長し、ｐｏｃｚ、をソースガスとする熱拡散法によ
り、不純物をドープする。その後、接地線を形成する部
分にのみレジストを残し、ＣＣｌ４ ／ Ｏｈ を用
いたＲＩＥにてＰｏ１ｙＳ１をエツチングする。この時
、エツチングは概略垂直方向に進行するため、溝側面と
、前記レジスト部分とに連続的にＰｏ１）’ Ｓｉ １
３が残るととＫなる。こうして素子分離用ＭＯ８）ラン
ジスタのゲート電極と、接地線とが接続される（ｃ） 次いで、ゲー）ＳｉｆｔをＨＦによるエツチングで除去
する。（ｄ） 次いで、第２のゲート酸化膜を２００Ａ程度熱酸化法に
て成長しＣＶＤ法によりＰｏ１７８１を４０００Ｘ成長
し、ＰＯＣｌｓをソースガスとした熱拡散法にてＰｏ１
ｙＳｉを低抵抗化した後、通常のフォトリソグラフィー
技術を用いてパターン形成する。この時、先の工ａ（Ｃ
）の時と異なり溝側面にＰｏ１ｙ Ｓｉが残ると、ワー
ド線同志の７ｍ−）となるため、オーバーエッチを十分
く行な５等の工夫が必要である。さらに、上記パターン
１６をマスクとして、Ａｓイオンを５０ＫｅＶでｌＸｌ
０”／ｄ 程度注入スることにより、ソースドレイン
を形成する。（ｅ）この後、ＰＳＧをＣＶＤ法により、
１μ程度成長し、１０００℃程度の温度でリフローする
ことＫより、平坦化した後、コンタクトホールを通常の
フナｌソゲラフイー技術で形成する。その後、Ａｌを１
μ程度スパッタし、パターニングして第２図の構造を得
る。
を成長し、ｐｏｃｚ、をソースガスとする熱拡散法によ
り、不純物をドープする。その後、接地線を形成する部
分にのみレジストを残し、ＣＣｌ４ ／ Ｏｈ を用
いたＲＩＥにてＰｏ１ｙＳ１をエツチングする。この時
、エツチングは概略垂直方向に進行するため、溝側面と
、前記レジスト部分とに連続的にＰｏ１）’ Ｓｉ １
３が残るととＫなる。こうして素子分離用ＭＯ８）ラン
ジスタのゲート電極と、接地線とが接続される（ｃ） 次いで、ゲー）ＳｉｆｔをＨＦによるエツチングで除去
する。（ｄ） 次いで、第２のゲート酸化膜を２００Ａ程度熱酸化法に
て成長しＣＶＤ法によりＰｏ１７８１を４０００Ｘ成長
し、ＰＯＣｌｓをソースガスとした熱拡散法にてＰｏ１
ｙＳｉを低抵抗化した後、通常のフォトリソグラフィー
技術を用いてパターン形成する。この時、先の工ａ（Ｃ
）の時と異なり溝側面にＰｏ１ｙ Ｓｉが残ると、ワー
ド線同志の７ｍ−）となるため、オーバーエッチを十分
く行な５等の工夫が必要である。さらに、上記パターン
１６をマスクとして、Ａｓイオンを５０ＫｅＶでｌＸｌ
０”／ｄ 程度注入スることにより、ソースドレイン
を形成する。（ｅ）この後、ＰＳＧをＣＶＤ法により、
１μ程度成長し、１０００℃程度の温度でリフローする
ことＫより、平坦化した後、コンタクトホールを通常の
フナｌソゲラフイー技術で形成する。その後、Ａｌを１
μ程度スパッタし、パターニングして第２図の構造を得
る。
このようにして、素子分離領域の幅は第１のＰｏ１７
ｓｓの膜厚０．２μ程度と、フォトリソグラフィー技術
の現状の限界よりきわめて狭いものが形成可能となる。
ｓｓの膜厚０．２μ程度と、フォトリソグラフィー技術
の現状の限界よりきわめて狭いものが形成可能となる。
以上説明したように、本発明によれば、素子分離領域の
幅を７すトリソゲラフイー技術の限界より狭くすること
が可能となシ、従来に比べて、１／２程度のセル面積を
達成することが可能となる。
幅を７すトリソゲラフイー技術の限界より狭くすること
が可能となシ、従来に比べて、１／２程度のセル面積を
達成することが可能となる。
第１図（ａ）〜（ｃ）は従来例のＲＯＭの平面図と断面
図を示し、第２図（ａ）〜（ｄ）は本発明実施例に係る
半導体装置の平面図と各部所面図を示し、第３図（ａ）
〜（ｅ）、及び第４図（ａ）〜（ｅ）は第２図実施例の
製造工程図を示す。 １．１１・・・・・Ｓｔ基板、 ２・・・・フィールド
酸化膜、３．１４・・・ ソース、ドレイン、４，１５
・メモリトランジスタゲート酸化膜、５．１６・・・・
メモリトランジスタゲートでワード線を成すＰｏ１ｙＳ
ｉ 、 ８ 、１９・−・ ビット線Ａ７，６．１７
・・・・・層間絶縁膜（ＰＳＧ）、１３・・・・素子分
離用ＭＯ８）ランジスタのゲートで、接地線（Ｐｏ１ｙ
Ｓｌ ）、１２・・・・素子分離用ＭＯ８）ランジス
タのゲート酸化膜。 算 ３ 図 第４図
図を示し、第２図（ａ）〜（ｄ）は本発明実施例に係る
半導体装置の平面図と各部所面図を示し、第３図（ａ）
〜（ｅ）、及び第４図（ａ）〜（ｅ）は第２図実施例の
製造工程図を示す。 １．１１・・・・・Ｓｔ基板、 ２・・・・フィールド
酸化膜、３．１４・・・ ソース、ドレイン、４，１５
・メモリトランジスタゲート酸化膜、５．１６・・・・
メモリトランジスタゲートでワード線を成すＰｏ１ｙＳ
ｉ 、 ８ 、１９・−・ ビット線Ａ７，６．１７
・・・・・層間絶縁膜（ＰＳＧ）、１３・・・・素子分
離用ＭＯ８）ランジスタのゲートで、接地線（Ｐｏ１ｙ
Ｓｌ ）、１２・・・・素子分離用ＭＯ８）ランジス
タのゲート酸化膜。 算 ３ 図 第４図
Claims (1)
- 一方向に直列に接続・並置されたトランジスタ群から成
る列を、前記一方向とは垂直な方向に複数並置したメモ
リセルアレイに於て、前記垂直方向に並置される複数の
トランジスタ列を段差部を介して交互に異なる高さの基
板表面に形成し、該段差部に素子分離領域を形成して成
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63061476A JPH01235269A (ja) | 1988-03-15 | 1988-03-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63061476A JPH01235269A (ja) | 1988-03-15 | 1988-03-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01235269A true JPH01235269A (ja) | 1989-09-20 |
Family
ID=13172153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63061476A Pending JPH01235269A (ja) | 1988-03-15 | 1988-03-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01235269A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5631481A (en) * | 1994-05-06 | 1997-05-20 | United Microelectronics Corporation | Flat-cell mask ROM integrated circuit |
| US6211019B1 (en) | 1996-02-06 | 2001-04-03 | Infineon - Technologies Ag | Read-only memory cell device and method for its production |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56133844A (en) * | 1980-03-22 | 1981-10-20 | Toshiba Corp | Semiconductor device |
-
1988
- 1988-03-15 JP JP63061476A patent/JPH01235269A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56133844A (en) * | 1980-03-22 | 1981-10-20 | Toshiba Corp | Semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5631481A (en) * | 1994-05-06 | 1997-05-20 | United Microelectronics Corporation | Flat-cell mask ROM integrated circuit |
| US6211019B1 (en) | 1996-02-06 | 2001-04-03 | Infineon - Technologies Ag | Read-only memory cell device and method for its production |
| KR100466349B1 (ko) * | 1996-02-06 | 2005-05-16 | 지멘스 악티엔게젤샤프트 | Rom셀디바이스및그생산방법 |
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