JPH03270155A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術（第４図） 発明が解決しようとするｉ！ｌ’Ｂ（第５図）Ｒ題を解
決するための手段 作用 実施例 ■第１の発明の実施例（第１図） ■第２の発明の実施例（第２図） ■第３の発明の実施例（第３図） 発明の効果 〔概　要〕 半導体装置及びその製造方法に関し、更に詳しく言えば
、理め込まれた半導体膜により半導体基板の表面をシー
ルドして反転層の形成を防止するフィールドシールド構
造の素子分離領域を有する半導体装置及びその製造方法
に関し、 ゲート電極などを形成する際、素子分離領域の絶縁膜の
側壁に導電材料が残存しないようにすることができる半
導体装置及びその製造方法を提供することを目的とし、 半導体基板表面にパターニング形成される第１の絶縁膜
と、該第１の絶縁膜表面に階段状にパタニング形成され
、該半導体基板と等電位に接続され、該半導体基板表面
の導電型の反転を防止する半導体膜と、該半導体膜表面
にパーニング形成される第２の絶縁膜と、該半導体膜、
及び該第２の絶縁膜の側面を覆うように形成される、絶
縁物からなるサイドウオールと、該第１の絶縁膜の側面
を覆うように形成される、絶縁物からなるサイドウオー
ルとを有することを含み構成する。

〔産業上の利用分野〕

本発明は、半導体装置及びその製造方法に関し、更に詳
しく言えば、理め込まれた半導体膜により半導体基板の
表面をシールドして反転層の形成を防止するシールドフ
ィールド構造の素子分離領域を有する半導体装置及びそ
の製造方法に関する。

〔従来の技術） 半導体装置の素子分離領域を形成する通常の方法として
ｉ！ｔＲ酸化法を用いる方法があるが、Ｓｉ。

Ｎ４膜の応力に起因してＳｉ基板に結晶歪みが生じるた
め、作成された半導体装置の特性や信頼度が悪化する。

また、この歪みに起因してバーズビークが必然的に形成
されるため、パターンの微細化にとって不都合である。

このため、近年選択酸化法を用いない素子分離領域の形
成方法が用いられるようになっている。

特に、素子分離領域下のＳｉ基板表面の反転層の形成を
防止するため、シールド用の半導体膜が理め込まれたシ
ールドフィールド構造の素子分離領域を形成する場合が
多くなっている。

第４図（ａ）〜（ｈ’）は、このような従来例のフィー
ルドシールド構造の素子分離領域の形成方法をＭＩＳ）
ランジスタ（Ｍｅｔａｌ−１ｎｓｕｌａｔｏｒ−５膜ｍ
１ｃｏｎｄｕｃｔｏｒ　）を作成するのに適用した場合
について説明する断面図である。

まず、同図（ａ）に示すように、Ｓｉ％板１主１主１上
１Ｏ２ｉ３成した後、Ｓｉ基基板上同じ導電型の不純物
イオンを注入する。

次に、同図（ｂ）に示すように、ＳＩＯ，膜３上にポリ
シリコン膜４／ＳｉＯ□膜５を１１１ｉ次形成する。な
お、ポリシリコン膜４は後にフィールドシールド電極と
なる。

次いで、同図（Ｃ）に示すように、素子領域（Ｂ）を形
成すべき領域のＳｉＯ□膜５／ポリシリコン膜４　／　
５ｉ（ｈｌｌ　３をパターニング精度がよい異方性エツ
チング法により除去して開口部３ｂを形成する。

次に、同図（ｄ）に示すように、異方性エツチング法に
より開口部３ｂの側壁にｓｈｏ、膜からなるサイドウオ
ール６を形成し、側壁に表出しているポリシリコン膜４
ａ−ｔ−絶縁する。これにより、素子分離領域（Ａ）が
形成される。

次に、ゲート酸化膜となるＳｉＯ□欣７を形成する（同
図（ｅ　）　）　、次いで、ポリシリコン膜８を形成し
た（同図（ｆ））後、異方性エツチング法によりポリシ
リコンＭ８をエツチング・除去してゲート電極８ａを形
成する（同図（ｇ））。

その後、同図（ｈ）に示すように、通常の工程を経てＭ
ｉｓ）ランジスタが完成する。なお、図中符号７ａはゲ
ート酸化膜、８ａはゲート酸化膜７ａ上のゲート電極、
９はゲート電極８ａを不図示のＳ／Ｄ電極から絶縁する
ための絶縁膜、ＩＯａ〜１０ｄはソース／ドレイン（Ｓ
／Ｄ）８１域である。

このようなフィールドシールド構造を有するＭＩＳトラ
ンジスタにおいては、素子分Ｎ　？ｉｆｔ域（Ａ）の絶
縁膜に理め込まれたフィールドシールド電俺としてのポ
リシリコンＭ４ａをＳｉ基板１と電気的に接続してＳｉ
基板基板上等電位することにより、素子分離領域（Ａ）
のＳｉ基板１表面の反転を防止することができる。

〔発明が解決しようとするｉ！ｌ！ｓ：＋ところで、上
記の従来例の製造方法によれば、閉口部３ｂ側壁が異方
性エツチングのためほぼ垂直に形成され、かつ段差が大
きいので、第４図（ｆ）に示すように、ポリシリコン膜
８を形成すると側壁の段差部分のポリシリコン膜８の段
差方向の膜厚が厚くなる。このため、続いてポリシリコ
ン膜８を異方性エツチングすると、第５図（ａ＞、　　
（ｂ）に示すように、開口部３ｂの側壁に沿ってポリシ
リコン膜８ｂが残存し、第５図（ａ）の上面図に示すＤ
Ｉ、Ｄ２部においてゲート電極８ａと接続する場合があ
る。従って、ｔｌ！ＩＩ壁に残存するポリシリコンｒＦ
Ｊ８ｂを介してＳ／Ｄ電極とゲート電極８ａとが電気的
に接続してしまい、このため、ＭＩＳトランジスタが動
作しなくなるという問題がある。

そこで本発明は、このような従来の問題点に鑑みてなさ
れたものであって、ゲート電極などを形成する際、素子
分離領域の絶縁膜の側壁に導電材料が残存しないように
することができる半導体装置及びその製造方法を提供す
ることを目的とするものである。

〔課題を解決するための手段］ 上記課題は、第１に、第１図に示すように、半導体基板
１１表面にパターニング形成される第１の絶縁Ｍ１２ａ
と、該第１の絶ａ膜１２ａ）表面に階段状にパターニン
グ形成され、該半導体基板１１と等電位に接続され、該
半導体基板１１表面の導電型の反転を防止する半導体膜
１３ｂと、該半導体膜１３ｂ表面にパーニング形成され
る第２の絶縁膜Ｊ、ｌｂと、該半導体膜１３　ｂ　、及
び該第２の絶縁膜Ｉ４ｂの？！！Ｉ＋而を覆うように形
成される、絶縁物からなるサイドウオール１５ａと、該
第１の絶縁１１２　ａの側面を覆うように形成される、
絶縁物からなるサイ１ウオール１５ｂとををすることを
特徴とする半導体装置によって達成され、 第２に、第２図に示すように、第１の発明に記載の第１
の絶縁膜１２ａに接する半導体？５Ｓｉ１表面に不純物
領域２０ａが形成されていることを特徴とする半導体装
置によって達成され、 第３に、第３図に示すように、半導体基板ｌＩ上に第１
の絶縁膜１２．半導体１１Ｆ１３、第２の絶縁＋１２１
４及びブロック膜２１をｌ＋ｌｆｉ次形威する形成と、
前記ブロック膜２１に開口部２３を形成する工程と、前
記ブロック膜２１をマスクとして前記半導体基板１１に
導電型不純物を選択的に導入する工程と、前記開口部２
３に耐エツチング性Ｉｆ！Ｊ２４ａを選択的に理め込む
工程と、前記耐エツチング性膜２４ａをマスクとしてブ
ロック膜２１を除去する工程と、前記耐エツチング性ｆ
ｆｇ２４ａをマスクとして第２の絶縁膜１４をエツチン
グし、該耐エツチング性膜２４ａの内側に第２の１！！
縁膜１４ｂを残存する工程と、前記耐エツチング性１ｔ
９２４ａをマスクとして半導体膜１３をエツチングし、
該耐エツチング性膜２４ａの内側に半導体！１Ｗ１３ｂ
を残存する工程と、前記耐エツチング性７１０２４ａを
マスクとして第１の絶縁膜１２を異方性エツチングし、
該耐エツチング性膜２４ａと同じ幅の第１の絶縁膜１２
ａを残存する工程と、前記耐エツチング性膜２４ａを除
去した後、全面に第３の絶縁膜１５を形成する工程と、
前記第３の絶縁膜１５を異方性エツチングして、前記残
存する第１の絶縁膜１２ａ、半導体膜１３ｂ及び第２の
絶縁膜１４ｂの側壁を該第３の絶縁膜からなるサイドウ
オール１５ａ、１５ｂで被覆する工程とを有することを
特徴とする半導体装置の製造方法によって達成される。

〔作　用〕

第１の発明の半導体装置においては、半導体基板ｌｌ上
の第１の絶縁膜１２ａと、この上に形成された半導体膜
＋３ｂ及び第２の絶縁膜１４ｂとからなる側壁が階段状
に形成されているので、この側壁を被覆するサイドウオ
ール１５ａ、１５ｂも側壁の形状に従って階段形状に形
成することができる。従って、一つの段差は従来と比較
して小さくなる。

このため、例えば、ゲート電極１７ａを形成するための
導電膜で側壁が被覆された場合でも、従来と異なり側壁
の各段差部分の導電膜の段差方向の膜厚はあまり厚くな
らない。従って、異方性エツチングした場合でも導電膜
を比較的均一に除去できる。これにより側壁に導電膜が
５５７Ｆするのを防止することができる。

また、第２の発明の半導体装置によれば、第１の発明の
場合と同様な作用効果を有するとともに、半導体膜１３
ｂの下の半導体基４１ｉ、１１に不純物領域２０ａを有
しているので、特に素子骨＃ｌ領域をこのように構成し
、不純物領域２０ａを半導体基板ＩＩと同じ導電型の高
濃度領域とすることにより、半導体膜１３ｂの反転防止
効果との相乗効果を期待でき、半導体基板１１表面の反
転層の形成を防止するのにより一層有効となる。

更に、第３の発明の半導体装置の製造方法によれば、ブ
ロック膜２１ａの開口部２３を介して半導体基板１１に
不純物を導入し、またこの開口部２３内に選択的に形成
された耐エツチング性Ｗｉ２４ａをマスクとして下地の
絶縁膜などを工、７チングしているので、不純物領域２
０ａと第１の絶縁膜１２ａなどとが自己整合的に位置合
わセされて形成される。従って、微細化が容易である。

また、第１の絶縁膜１２ａ上の半導体膜１３ｂ及び第２
の絶縁膜１４ｂの幅を耐エツチング性膜２４ａの幅より
も小さく形成し、第１の絶縁膜１２ａの幅を耐エツチン
グ性膜２４ａの幅と等しくなるように形成しているので
、第１の絶８Ｂ：ＷＪ１２ａ、半導体膜１３ｂ及び第２
の絶縁膜１４ｂの側壁の形状は複数の階段状になる。従
って、異方性エツチングによりこの側壁に形成したサイ
ドウオール１５ａ、１５ｂも側壁の形状に従って階段形
状となる。このため、つの段差は従来と比較して小さく
なるので、例えば、ゲート電極１７ａを形成するための
導電膜で側壁が被覆された場合、側壁の各段差部分の導
電膜の段差方向の膜厚はあまり厚くならない。従っ°Ｃ
１女方性エツチングした場合でも側壁の段差部分の導電
膜を比較的均一に除去できる。これにより導電膜が側を
に残存するのを防止することができる。

〔実施例］ 以下、本発明の実施例について図を参照しながら具体的
に説明する。

■第１の発明の実施例 単１図は、第１の発明の実施例のフィールドシールド構
造の素子分前領域ををするＭｌｌランジスタの断面図で
ある。

同図において、１１はＳｉ基板（半導体基板）、１２ａ
はＳｉ基板１１上の膜厚約５００人１幅約１．２μｍの
５ｉＯｚｌｌＷ、１３ｂはＳｉｎｇ膜１２膜り２ａ上約
１０００人幅約０．８μｍのポリシリコン膜、１４ｂは
ポリシリコン膜１３ｂ上の欣厚約１０００人１幅約０．
８μｍのＳｉ０２膜、１５ａは５ｉｏＺｓｔｉ　ｂ　／
ポリシリコン１ＦＪ１３ｂの側壁を被覆するサイドウオ
ール、１５ｂはＳｉＯ□膜１２ａの側壁を被覆するサイ
ドウオールである。同図のように、ＳｉＯ□膜ＩＡｂ／
ポリシリコンＩ！月３ｂと５ｉ０２１ｉ１２ａとで槽底
する階段状の側壁の形状に従ってサイドウオール１５ａ
、１５ｂも２段の階段状になっている。そして、これら
が帯状の素子分離ＳＩＴ域（Ｅ）を構威し、この素子骨
Ｍ領域（Ｅ）は素子領域（Ｆ）の周辺を取り囲んでいる
。

また、１６ａは素子領域（Ｆ）のゲート酸化膜、１７ａ
はゲート酸化膜１６ａ上のゲート電極、１９はゲート電
極１７ａを絶縁するためのＳＩＯ□膜、１８ａ１８ｂは
ゲート電極１７ａ両側のＳｉ基板１１に形成されたソー
ス・ドレイン（Ｓ／Ｄ）ｔＪＩ域である。なお、！８ｃ
、１８ｄは素子骨Ｍ領域（Ｅ）を介して隣接スるＭＩＳ
トランジスタのＳ　／　Ｄ　Ｏｆｆ域である。

このようなＭＩＳＬランジスタによれば、素子針ｊｉｆ
ｆ領域のポリシリコンＩＰＪ１３　ｂを３１基板１１と
接続して同電位となるようにすることにより、素子分離
領域の８１基板１１表面にｎ型の反転層が形成されるの
を防止し、隣接するＳ　／　Ｄ　８７１域１８ａと１８
（Ｓ／Ｄ領域１８ｂと１８ｄが反転層により電気的にシ
ョートするのを防止することができる。

以上のように、第１の発明の実施例の素子分離領域（Ｆ
、　）を打するＭＩＳトランジスタによれば、Ｓｉ基板
１１上の帯状の素子分離領域（Ｅ）のＳｉＯ□ＨＭ１２
ａ／ポリシリコンＪＰＪ１３　ｂ　／　５ｉ（ｈｌｌｆ
ｆ１４　ｂとからなる側壁が階段状に形成されているの
で、この側壁を被覆するサイドウオール１５ａ、１５ｂ
も側壁の形状番こ従って階段状に形成され、このため、
一つの段差は従来と比較して小さくなる。

従って、ゲート電極１７ａを形成する際、ポリシリコン
膜で側壁が被覆された場合でも、従来と異なり側壁の各
段差部分のポリシリコン膜の段差方向の膜厚はあまり厚
くならない。このため、異方性エツチングした場合でも
側壁の段差部分のポリシリコン膜を比較的均一に除去で
きる。これによりポリシリコン膜が側壁に残存するのを
防止することができる。

■第２の発明の実施例 第２図は、第２の発明の実施例のフィールドシールド構
造の素子分離領域を有するＭＩＳトランジスタについて
説明する断面図である。同図において、第１図と同一の
符号で示すものは第１図で示すものと同一のものを示す
。

第２の発明の実施例において、第１の発明の実施例と異
なるところは、素子分剤領域（Ｅ）のＳｌ基板１１にｐ
°型の分前拡散領域２０ａが形成されていることである
。

以上のように、第２の発明の実施例によれば、第１の発
明の実施例と同様な作用効果を有するとともに、ポリシ
リコンＩｆｆｆ１３ｂの下の５１Ｍ４ａ１１に分離拡散
領域２０ａを有しているので、フィールドシールド電極
としてのポリシリコン膜１３ｂの反転防止効果との相乗
効果を期待でき、Ｓｉ基板１１表面の反転層の形成を防
止するのにより一層有効となる。

■第３の発明の実施例 第３図は、単３の発明の実施例のフィールドシールド構
造の素子分離領域の作成方法を用いてＭＩＳトランジス
タを作成する場合について説明する断面図である。これ
は第２の発明の実施例の素子分剤領域を形成する方法に
関するものである。

まず、同図（ａ）に示すように、ｐ型のＳ１基板（半導
体基１反）１１１に熱酸化状により温度９００°Ｃの条
件で膜厚約５００人のＳｉＯ□膜（第１の絶縁膜）１２
を形成する。続いて、ＣＶ　Ｄ　（Ｃｈｅｍｉｃａｌν
ａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ　）法によりこの５ｉ
ＯＪ２　＋　２Ｆに１１２１１／約１０００入のポリシ
リコンＩＩす（半導体Ｉｌう％）　　１３　膜厚約５０
０ÅのＳｉｎ、膜（第２の絶縁１１央）１４及び欣Ｊ’
７−約１５００Åの５ｉ３Ｎａ膜（ブロック膜）２１を
１順次形威する。

次に、同図（ｂ）に示すように、露光法によりレジスト
パターン２２を形！戊した１＆、このレジストパターン
２２をマスクにして素子分離領域（Ｅ）を形成すべき領
域の５ｉＪｎ膜２１をエツチング除去し、開口部２３を
形成する。

続いて、同図（ｃ）に示すように、開口部２３を介して
ρ型の不純物のボロンをＳｉ基板１１にイオン注入し、
イオン注入ｅＭＭ２０を形成する。

次いで、同図（ｄ）に示すように、レジストパターン２
２を除去した後、新たにレジスト酸２４を形成する。

続いて、同図（ｅ）に示すように、０□ガスを用いたド
ライエツチング法によりこのレジスト膜２４をエッチバ
ックして開口部２３内にレジスト膜（耐エツチング性１
ｇ）２４ａを残存させる。

次に、レジストＷ１．２４ａをマスクとしてＳｉ、Ｎｓ
膜２１ａをエツチング・除去した（同図（ｆ　）　）　
１ｋ、更にＣＦａガスを用いた異方性エツチング法によ
りレジスト１１２４ａをマスクとしてＳｉＯ□膜１４を
エツチング・除去する（同図（ｇ））。

次いで、同図（ｈ）に示すように、ＨＦの水溶液を用い
たウェットエツチング法によりＳ　ｉ　Ｏｚ　Ｍ　１４
ａを等方向にエツチング・除去する。これにより、レジ
ストＷｉ２４ａと同じ幅に形成されているＳｉＯ□膜１
４ａの幅はレジスト８１２イａの幅よりも小さくなる。

次に、同図（ｉ）に示すように、ＣＦ、１０２ガスを用
いた異方性エツチング法によりレジスト膜２４ａをマス
クとしてポリシリコン膜１３をエツチング・除去する。

その結果、ポリシリコン膜１３ａはレジスト膜２４ａと
同じ幅に形成される。

次いで、同図（ｊ）！こ示すように、）ＩＦ’／１１〜
０３混合液を用いたウエソトエ・ノチング法によりポリ
シリコン１１ＱＩ３ａを等方向にエツチング・除去する
。

これにより、レジスト膜２４ａと同じ輻に形成されてい
るポリシリコン膜１３ａの幅はレジスト＃２４ａの幅よ
りも小さくなる。

次に、同図（ｋ）に示すように、ＣＦ、ガスをガスを用
いた買方性エツチング法によりレジスト膜２４ａをマス
クとしてＳｉ０□１１２をエツチング・除去する。これ
により、レジスＬｆｆ２２４ａと同じ幅のＳｉＯ□膜１
２ａが形成される。その結果、Ｓｉｎｇ膜１２ａ／ポリ
シリコン膜１３ｂ／Ｓ：Ｏｘ膜１４ｂとからなる側壁は
２段の階段形状になる。

次いで、残存するレジスト１２４ａを除去した（同図Ｄ
’）Ｊ後、５ｉ（１，欣（第３の絶縁層）１５を全面に
形成する（同図（ｍ））。その後、Ｓｉｎ。

膜１５を異方性エツチングすると、帯状の素子骨Ｎ　ｊ
Ｊｌｔ域（Ｅ）の側壁にサイドウオール１５ａ　　１５
ｂが形成され、素子弁Ｎｉ領域（Ｅ）が完成する（同図
（ｎ））。このとき、サイドウオール１５ａ　　１５ｂ
は側壁の階段形状に従って２段の階段形状に形成される
ので、従来と比較して１つの段差は小さくなる。

その後、素子領域（Ｆ）にＭＩＳトランジスタを形成す
るため、続いてポリシリコン１１２１７を前面に形成し
た（同図（０））後、同図（ｐ）に示すように、ＣＦ、
１０□ガスを用いた異方性エツチング法によりポリシリ
コン１Ｉ２１７をエッチング・除去し、ゲート電極１７
ａを形成する。このとき、側壁の１つの段差は従来と比
較して高さが低くなっているので、各段差部分のポリシ
リコン膜１７の段差方向の膜厚はあまり厚くならない。

従って、異方性工・ノチングを行った場合でも、素子骨
Ｎｌ　ｅＪＩ域（Ｅ）の凸部の側壁にポリシリコン膜１
７が残存するのを防止することができる。

その後、通常の工程を経てＭＩＳトランジスタが完成す
る。

以上のように、第３の発明の実施例によれば、第３図（
ｐ）に示すよう↓こ、素子分離領域の側壁にポリシリコ
ン［１７が残存するのを防止することができるので、従
来のように、ゲート電極とＳ／Ｄ電極とが短絡し、ＭＩ
ＳＩ−ランジスタが動作しなくなることはない。

〔発明の効果〕

以上のように、第１〜第３の発明の半導体装置及びその
製造方法においては、帯状の部分の側壁の形状は複数の
階段状になるので、一つの段差は従来と比較してかなり
小さくなる。

このため、例えば、帯状の部分を素子分離領域として用
いた場合、ゲート電極を形成するための導電膜を形成す
ると、各段差部分での導電膜の段差方向の膜厚はあまり
厚くならない。従って、異方性エツチングした場合でも
、導電膜は比較的均一に除去されるので、側壁に導電膜
が残存するのを防止することができる。

これにより、第１〜第３の発明の半導体装置及びその製
造方法を例えばＭＩＳ）ランジスタに適用した場合、従
来のように素子骨Ｎ領域の側壁に残存する導１膜を介し
てＳ／Ｄ電極とゲート電極とがショートするのを防止す
ることができる。

【図面の簡単な説明】

第１図は、第１の発明の実施例の半導体装置を説明する
断面図、 第２図は、第２の発明の実施例の半導体装置を説明する
断面図、 第３図は、第３の発明の実施例の半導体装置の製造方法
を説明する断面図、 第４図は、従来例の半導体装置の製造方法を説明する断
面図、 第５図は、従来例の問題点を説明する図である。 〔符号の説明〕 １・・・Ｓｉ基板、 ２．２０・・・イオン注入ｅＵ域、 ３．３ａ、５，５ａ、７，９．１９・・・Ｓｉｎ、膜、
３ｂ、２３・・・開口部、 ４．４ａ、８．１７・・・ポリシリコン膜、６．１５ａ
、１５ｂ・・・サイドウオール、７ａ、＋６ａ・・・ゲ
ート酸化膜、 ８ａ、１７ａ・・・ゲート電極、 １０ａ−１０ｄ　、　１８ａ　〜１８ｄ−３／　Ｄ領域
、１１・・・Ｓｉ基板（半導体基板）、 １２、１２ａ−５ｉｎ２欣（第１の絶縁膜）、１３．１
３ａ、１３ｂ・・・ポリシリコン膜（半導体膜）１４、
１４　ａ　、　１４　ｂ−ＳｉＯｘ膜（第２の絶縁膜）
、２０ａ・・・分縮拡散領域（不純物６Ｊｊ域）、２１
、２１３−５ｉ３Ｎ４　ｖ（ブＣＩ７り膜）、２２・・
・レジストパターン、 ２４．２４ａ・・・レジスト膜（耐エツチング性１）、
Ａ、Ｅ・・・素子骨Ｍ領域、 Ｂ、Ｆ・・・素子領域。

Claims (3)

【特許請求の範囲】
1. （１）半導体基板（１１）表面にパターニング形成され
   る第１の絶縁膜（１２ａ）と、 該第１の絶縁膜（１２ａ）表面に階段状にパターニング
   形成され、該半導体基板（１１）と等電位に接続され、
   該半導体基板（１１）表面の導電型の反転を防止する半
   導体膜（１３ｂ）と、 該半導体膜（１３ｂ）表面にパーニング形成される第２
   の絶縁膜（１４ｂ）と、 該半導体膜（１３ｂ）、及び該第２の絶縁膜（１４ｂ）
   の側面を覆うように形成される、絶縁物からなるサイド
   ウォール（１５ａ）と、 該第１の絶縁膜（１２ａ）の側面を覆うように形成され
   る、絶縁物からなるサイドウォール（１５ｂ）とを有す
   ることを特徴とする半導体装置。
2. （２）請求項１記載の第１の絶縁膜（１２ａ）に接する
   半導体基板（１１）の表面に不純物領域（２０ａ）が形
   成されていることを特徴とする半導体装置。
3. （３）半導体基板（１１）上に第１の絶縁膜（１２）、
   半導体膜（１３）、第２の絶縁膜（１４）及びブロック
   膜（２１）を順次形成する工程と、 前記ブロック膜（２１）に間口部（２３）を形成する工
   程と、 前記ブロック膜（２１）をマスクとして前記半導体基板
   （１１）に導電型不純物を選択的に導入する工程と、 前記開口部（２３）に耐エッチング性膜（２４ａ）を選
   択的に理め込む工程と、 前記耐エッチング性膜（２４ａ）をマスクとしてブロッ
   ク膜（２１）を除去する工程と、 前記耐エッチング性膜（２４ａ）をマスクとして第２の
   絶縁膜（１４）をエッチングし、該耐エッチング性膜（
   ２４ａ）の内側に第２の絶縁膜（１４ｂ）を残存する工
   程と、 前記耐エッチング性膜（２４ａ）をマスクとして半導体
   膜（１３）をエッチングし、該耐エッチング性膜（２４
   ａ）の内側に半導体膜（１３ｂ）を残存する工程と、 前記耐エッチング性膜（２４ａ）をマスクとして第１の
   絶縁膜（１２）を異方性エッチングし、該耐エッチング
   性膜（２４ａ）と同じ幅の第１の絶縁膜（１２ａ）を残
   存する工程と、 前記耐エッチング性膜（２４ａ）を除去した後、全面に
   第３の絶縁膜（１５）を形成する工程と、前記第３の絶
   縁膜（１５）を異方性エッチングして、前記残存する第
   １の絶縁膜（１２ａ）、半導体膜（１３ｂ）及び第２の
   絶縁膜（１４ｂ）の側壁を該第３の絶縁膜からなるサイ
   ドウォール（１５ａ、１５ｂ）で被覆する工程とを有す
   ることを特徴とする半導体装置の製造方法。