JPH03132068A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体層からなる複数の抵抗素子を有してな
る半導体装置に関する。

〔発明の概要〕

本発明は、第１導電形の半導体領域に第２導電形の半導
体層からなる抵抗素子を形成してなる半導体装置におい
て、隣り合う抵抗素子間の半導体領域上に絶縁膜を介し
て寄生ＭＯ３）ランジスタ動作を防止する電位が与えら
れる電極部を設けることによって、隣り合う抵抗素子間
に絶縁膜を介して内部配線が形成されていても、抵抗素
子−抵抗素子間の寄生ＭＯ３動作を防止するようにした
ものである。

〔従来の技術］ 半導体集積回路（例えばＢｉ−ＣＭＯ３，その他等）に
おける抵抗素子は、第３図に示すように第１導電形例え
ばＰ形の半導体基体（１）上に形成した第２導電形即ち
Ｎ形のエピタキシャル層による島領域（２）に、第１導
電形の半導体層即ちＰ゛抵抗層からなる複数の抵抗素子
（３）（（３υ、　（３ｚ））を形成し、夫々の抵抗素
子（３）の両端に絶縁膜（４）の窓孔を通して、例えば
Ｍの電極（５）を被着形成して構成される。

（６）は選択酸化によるフィールド絶８！　ｎｕである
。かかる抵抗素子（３）を有する半導体集積回路におい
ては、両抵抗素子（３１）及び（３□）間の絶縁膜（４
）ｌに内部配線（７）が形成されていると、この内部配
線（７）がゲート電橋として作用し、両抵抗素子（３，
）及び（３□）間で寄生ＭＯＳトランジスタ動作が起こ
る慣れがある。

従来、かかる寄生ＭＯ３）ランジスタの動作電圧■。を
高めるために次のような方法がとられてきた。第４図の
例は抵抗素子形成領域の表面全面に島ｌｉ域（２）と同
導電形の不純物をイオン注入して表面濃度を高くし、即
ちＮ°層（８）を形成して寄生ＭＯＳトランジスタの動
作電圧■いを高めるようにしている。

第５図の例は抵抗素子（３，）及び（３ｔ）間を選択酸
化によるフィールド絶縁膜（６八）で分離し、フィール
ド絶縁膜（６）（６Ａ）直下にＮ゛チヤンネルストツプ
領域９）を形成し、寄生ＭＯ３）ランジスタの動作電圧
■いを高めるようにしている。

第６図の例は抵抗素子（３１）及び（３，）間の島領域
（２）表面にＮチャンネルＭＯ３）ランジスタのＮ″″
のソース及びドレイン領域と同時形成の高濃度不純物（
Ｎ゛）層（ｌＯ）を設けて寄生ＭＯＳトランジスタの動
作電圧■いを高めるようにしている。

〔発明が解決しようとする課題］ しかし乍ら、上述の第４図の例においては、Ｎ゛層（８
）を形成するための工程が増加し、且つＮ゛層（８）を
形成するためのイオン注入量に上限があり寄生ＭＯＳト
ランジスタの動作電圧■。を十分大きくできない。

第５図の例においては、抵抗素子（３１）及び（３□）
間を選択酸化によるフィールド絶縁膜（６八）で分離す
るために、分離幅が大きくなること、またＮ゛チヤンネ
ルストツプ領域９）は通常ＣＭＯＳトランジスタのＰチ
ャンネルＭＯＳトランジスタでのＮ°チャンネルストッ
プ領域と同時に形成されるのでイオン注入量に上限があ
り、寄生ＭＯ３）ランジスタの動作電圧■いを充分大き
くできない。

第６図の例においては、抵抗素子（３１）及び（３□）
間に高濃度不純物（Ｎ゛）層（１０）を形成しているが
、耐圧を確保するために抵抗素子（３）のＰ°拡散層と
、Ｎ″Ｊｉ　（１０）間の距離を太き（とる必要があり
、両抵抗素子（３１）及び（３□）間の分離幅が大きく
なる。

本発明は、上述の点に鑑み、抵抗素子間の寄生ＭＯＳト
ランジスタ動作を防止し、且つ両抵抗素子間の分離幅の
縮小を可能にした半導体装置を提供するものである。

〔課題を解決するための手段〕

本発明は、第１導電形の半導体領域（２３）に第２導電
形の半導体層からなる複数の抵抗素子（３０）が形成さ
れてなる半導体装置において、隣り合う抵抗素子（３０
，）（３０□）間の半導体領域（２３）上に絶縁膜（２
６）を介して寄生ＭＯＳトランジスタ動作を防止する電
位が与えられる電極部（２７）を設けて構成する。

〔作用〕

上述の構成においては、隣り合う抵抗素子（３０，）及
び（３０，）間に絶縁膜（２６）を介して寄生ＭＯＳト
ランジスタ動作を防止する電位が与えられる電極部（２
７）が設けられているので、例え抵抗素子（３０，）及
び（３０□）内の層間絶縁膜（３３）上に内部配線（３
８）が延在されても電極部（２７）の電位によって抵抗
素子（３０、）及び（３０□）間がシールドされ、寄生
ＭＯＳトランジスタ動作が防止される。

また、電極部（２７）は他部で形成される最も加工精度
のよいＭＯＳ）ランジスタのゲート電極と同時に形成で
きるので、抵抗素子間の分離幅の縮少化、抵抗素子領域
（３９）の微細化が可能となる。

〔実施例〕

以下、第１図及び第２図を参照して本発明による半導体
装置の一例をその製法と共に説明する。

なお、図は旧−ＣＭＯ３（バイポーラトランジスタ素子
、コンプリメンタリＭＯ３）ランジスタ素子）の半導体
装置に適用した場合の抵抗素子領域のみを示す。

第１図Ａに示すように、第１導電形例えばＰ形の半導体
基体（２１）上に第２導電形のＮ形高濃度埋込み層（２
２）を形成し、Ｎ形のエピタキシャル層を形成した後、
Ｐ９素子分離層（２４）によってエピタキシャル層によ
る島領域（２３）を形成する。さらに島領域（２３）を
取り囲むように基体上に選択酸化（ＬＯＧＯ５）による
フィールド絶縁膜（２５）を形成する。

次いで、他の島領域に形成するＭＯＳ）ランジスタのゲ
ート電極の形成と同時に、この島領域（２３）の表面上
に抵抗素子を形成すべき部分を除く他部に、即ち丁度抵
抗素子形成部をくり抜くような形で絶縁膜（ＭＯＳトラ
ンジスタのゲート絶縁膜と同時形成の絶縁膜を用いるこ
とも可）　（２６）を介して例えば多結晶シリコン、ポ
リサイド等による電極（２７）を形成する。島領域（２
３）の電極コンタクト部（２３Ａ）には電極（２７）は
形成されない。その後、表面にチャネリング防止用酸化
膜（２８）を形成する。

次に、第１図Ｂに示すように、フォトレジスト層（２９
）を選択的に形成したのち、フォトレジスト層（２９）
と電極（２７）をマスクとしてＰ形不純物をイオン注入
し所謂セルファラインにてＰ＋拡散層による複数の抵抗
素子（３０）　（（３０，）、　（３０□））を形成す
る。このとき、必要に応じて何種類かの濃度の抵抗素子
（３０）をイオン注入量を変えて形成することもできる
。

各抵抗素子（３０）の両端の電極コンタクト部は他島領
域に形成するＰチャンネルＭＯ３）ランジスタのＰｏの
ソース及びドレイン領域と同時に形成することができる
。

次に、第１図Ｃに示すように、新らたに形成したフォト
レジスト層（３１）及び電極（２７）をマスクとしてＮ
形不純物をイオン注入し、セルファラインにて島領域（
２３）の電極コンタクト部（２３Ａ）にＮ゛コンタクト
領域３２）を形成する。このＮ゛コンタクト領域３２）
は他島領域に形成するＮチャンネルＭＯＳ）ランジスタ
のＮ３のソース及びドレイン領域と同時に形成すること
ができる。

次に、第１図りに示すように、全面に例えば減圧５ｉＮ
ｌりと＾ｓＳＧ膜、　　ＰＳＧ膜或はＢＰＳＧ膜との組
合せ等による層間絶縁膜（３３）を被着形成した後、フ
ォトレジスト層（３４）をマスクとして例えばＲＩＥ（
反応性イオンエツチング）により、抵抗素子（３０υ、
　（３０りの電極コンタクト部及び島領域の電極コンタ
クト領域（３２）に対応する部分の層間絶縁膜（３３）
にコンタクト用の窓孔（３４）及び（３５）を形成する
（第１図Ｅ参照）。このとき、島領域の電極コンタクト
６Ｎ域（３２）に対応する窓孔（３５）は電極（２７）
の一部に跨るように形成する。また、この窓孔（３５）
に臨む電極（２７）の側壁には爾後のＭ電極のカバレー
ジを良くする絶縁膜側壁部（３３ａ）が形成される。

次に、層間絶縁膜（３３）をリフロー処理した後、各窓
孔（３４）を通じて抵抗素子（３０，）（３０□）の各
両端にＭ電極（３６）を被着形成し、また窓孔（３４）
を通じて島領域のコンタクト領域（３２）と電極（２７
）に共通にオーミンク接触するＭ電極（３７）を被着形
成し、さらに両抵抗素子（３０，）及び（３Ｌ）間に対
応する層間絶縁膜（３３）上に延在するようなＭ内部配
線（３８）を形成する。斯くして、第１図Ｆ及び第２図
に示す目的の抵抗素子領域（３９）を得る。

この抵抗素子領域（３９）においては、抵抗素子（３０
）を取り囲む電極（２７）にはＭ電極（３７）を通じて
島領域（２３）に与えられる電位と同し電位が与えられ
る。即ち、ここでは少なくとも抵抗素子（３０）とＳ　
ＳＮ　域（２３）間で逆バイアスとなるようにＰ゛拡散
層の抵抗素子（３０）に与えられる電位よりも高い電位
が電極（２７）に与えれらる。

従って、かかる抵抗素子領域（３９）によれば、隣り合
う抵抗素子（３０，）及び（３０□）間に層間絶縁膜（
３３）を介して内部配線（３８）が配されていても、抵
抗素子（３０，）及び（３０□）を取り囲み、島領域（
２３）と同電位が与えられる電極（２７）によって抵抗
素子（３０，）及び（３０□）間の寄生ＭＯＳ動作を防
止することができる。

そして、各抵抗素子（３０）の抵抗幅ｄ、、ｄｚは最も
加工精度のよいゲート電極と同時形成の電極（２７）で
決るために、精度のよい抵抗素子（３０）を形成するこ
とができる。同時に、抵抗素子（３０）の微細化も可能
となる。また、抵抗素子（３０，）及び（３０□）間を
電極（２７）で分離するために、抵抗素子（３０，）及
び（３０□）間の分離幅！を小さくすることができる。

このことはチップ面積の縮少化につながり、コスト低減
が図れる。

さらに、本例の抵抗素子領域（３９）は通常の［ｌｉＣ
？’ｌＯＳプロセスにて工程を増すことなく簡単に実現
できる。

尚、上側では、電極（２７）には島領域（２３）と同電
位を与えるようにしたが、その他、電極（２７）に独立
の電位、即ち抵抗素子（３０，）及び（３０□）間で寄
生ＭＯＳトランジスタ動作を防止する電位を独立に与え
るようになすこともできる。

〔発明の効果］ 本発明の半導体装置によれば、その抵抗素子領域におい
て、隣り合う抵抗素子間に絶縁膜を介して所要電位が与
えられる電極部を設けることによって、抵抗素子間の層
間絶縁膜−Ｆに内部配線が配されていても、抵抗素子間
の寄生ＭＯ３）ランジスタ動作を防止することができる
。

また電極部を、他部に形成するＭＯＳ　）ランジスタの
ゲート電極と同じ工程で形成するときは、電極部も精度
良く形成されるので電極部で囲まれる抵抗素子は高精度
に得られると共に、且つ抵抗素子の微細化、抵抗素子間
の分離幅の縮少化も可能になり半導体装置の小型、高集
積化を促進することができる。

さらに、この抵抗素子領域は例えばＢ１−ＣＭＯＳの半
導体装置に適用した場合には工程を増すことなく通常の
Ｂ１−ＣＭＯＳプロセスにて実現することができる。

【図面の簡単な説明】

第１図Ａ−Ｆは本発明の半導体装置の一例を示す抵抗素
子領域のみの工程順の断面図、第２図はその抵抗素子領
域の平面図、第３図乃至第６図は夫々従来の抵抗素子領
域の例を示す断面図である。 （２１）は半導体基体、（２３）は島領域、（２７）は
電極、（２６）　（２８）は絶縁膜、−（３０，）　（
３０□）は抵抗素子、（３２）は電極コンタクト領域、
（３６）　（３７）はＭ電極である。

Claims (1)

1. 【特許請求の範囲】 　第１導電形の半導体領域に第２導電形の半導体層から
   なる複数の抵抗素子が形成されてなる半導体装置におい
   て、 上記隣り合う抵抗素子間の上記半導体領域上に絶縁膜を
   介して寄生ＭＯＳトランジスタ動作を防止する電位が与
   えられる電極部が設けられて成る半導体装置。