JPS6119174A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6119174A JPS6119174A JP13998384A JP13998384A JPS6119174A JP S6119174 A JPS6119174 A JP S6119174A JP 13998384 A JP13998384 A JP 13998384A JP 13998384 A JP13998384 A JP 13998384A JP S6119174 A JPS6119174 A JP S6119174A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関し、特に高耐圧型のｈｑｏｓデ
バイスの改良に係る。
バイスの改良に係る。
ＭＯ８型半導体装置は用途によっては高い接合耐圧を要
求されるため、高耐圧型と称されるものがある。このよ
うな高耐圧型のＭＯＳ ）ランジスタは第１図及び第２
図に示すような構造を有している。すなわち、例えばＰ
型シリコン基板１のフィールド絶縁膜２に囲まれた素子
領域表面にはゲート絶縁膜３を介してゲート電極４が形
成されている。このゲート電極４０両側方の素子領域表
面には内ソース、ドレイン領域５゜６が形成されている
。また、前記フィールド絶縁膜２の直下の基板１内には
前記ソース領域５と接触し、前記ドレイン領域６側のみ
離間するようにＰ−型フィールド反転防止層７が形成さ
れている。
求されるため、高耐圧型と称されるものがある。このよ
うな高耐圧型のＭＯＳ ）ランジスタは第１図及び第２
図に示すような構造を有している。すなわち、例えばＰ
型シリコン基板１のフィールド絶縁膜２に囲まれた素子
領域表面にはゲート絶縁膜３を介してゲート電極４が形
成されている。このゲート電極４０両側方の素子領域表
面には内ソース、ドレイン領域５゜６が形成されている
。また、前記フィールド絶縁膜２の直下の基板１内には
前記ソース領域５と接触し、前記ドレイン領域６側のみ
離間するようにＰ−型フィールド反転防止層７が形成さ
れている。
なお、Ｐ−型フィールド反転防止層７はフィールド絶縁
膜２を形成する際の耐酸化性マスクとなる窒化シリコン
膜をパターニングした後、ドレイン領域予定部側の窒化
シリコン膜の周辺部近傍にのみホトレゾストパターンを
形成シ、このホトレノストパターン及び窒化シリコン膜
をマスクとして例えばボロンをイオン注入することによ
シ形成される。
膜２を形成する際の耐酸化性マスクとなる窒化シリコン
膜をパターニングした後、ドレイン領域予定部側の窒化
シリコン膜の周辺部近傍にのみホトレゾストパターンを
形成シ、このホトレノストパターン及び窒化シリコン膜
をマスクとして例えばボロンをイオン注入することによ
シ形成される。
上記ＭＯ８）ランジスタではドレイン領域６側とＰＮ接
合を形成するのはフィールド反転防止層？ではなく低濃
度の基板１であるので、接合耐圧が高くなる。
合を形成するのはフィールド反転防止層？ではなく低濃
度の基板１であるので、接合耐圧が高くなる。
上記ＭＯ８）ランマスクは精度よく製造された場合には
、ゲート電極４のフィールド絶縁膜２上に存在している
部分の下に基板１とフィールド反転防止層７との境界（
第２図において破線で表示）が形成される。
、ゲート電極４のフィールド絶縁膜２上に存在している
部分の下に基板１とフィールド反転防止層７との境界（
第２図において破線で表示）が形成される。
しかし、フィールド反転防止層形成時あるいはｙ−上電
極形成時のマスク寸法のバラツキ、合わせ精度のバラツ
キによっては、基板１とフィールド反転防止層７との境
界がゲート電極４の下よシソース領域５側にずれて、フ
ィールド絶縁膜２上に存在するゲート電極４の下にフィ
ールド反転防止層７が形成されていない部分ができた状
態となることがある。この場合、寄生ＭＯ８）ランジス
タのしきい値電圧が低くなシ、基板濃度あるいは固定電
荷（Ｑｓ８）によってはソース、ドレイン間にリーク電
流が流れるという問題が生じる。こうした問題は微細化
に伴いゲート電極幅が小さくなるにつれて起シ易くなシ
、製造上の精度への要求が厳しいものとなっていくため
、微細化を妨げる要因となっている。
極形成時のマスク寸法のバラツキ、合わせ精度のバラツ
キによっては、基板１とフィールド反転防止層７との境
界がゲート電極４の下よシソース領域５側にずれて、フ
ィールド絶縁膜２上に存在するゲート電極４の下にフィ
ールド反転防止層７が形成されていない部分ができた状
態となることがある。この場合、寄生ＭＯ８）ランジス
タのしきい値電圧が低くなシ、基板濃度あるいは固定電
荷（Ｑｓ８）によってはソース、ドレイン間にリーク電
流が流れるという問題が生じる。こうした問題は微細化
に伴いゲート電極幅が小さくなるにつれて起シ易くなシ
、製造上の精度への要求が厳しいものとなっていくため
、微細化を妨げる要因となっている。
本発明は上記事情に鑑みてなされたものであシ、ソース
、ドレイン間のリーク電流を防止し、かつ製造上の精度
への要求を緩和して微細化に対応できる高耐圧型の半導
体装置を提供しようとするものである。
、ドレイン間のリーク電流を防止し、かつ製造上の精度
への要求を緩和して微細化に対応できる高耐圧型の半導
体装置を提供しようとするものである。
本発明の半導体装置は、ドレイン領域とフィールド反転
防止層とを離間して設けた高耐圧型の半導体装置におい
て、素子領域とフィールド絶縁膜との境界近傍でのＰ−
）電極の幅を素子領域中央部でのゲート電極の幅よりも
大きくしたことを特徴とするものである。
防止層とを離間して設けた高耐圧型の半導体装置におい
て、素子領域とフィールド絶縁膜との境界近傍でのＰ−
）電極の幅を素子領域中央部でのゲート電極の幅よりも
大きくしたことを特徴とするものである。
このような半導体装置によれば、多少のマスク合わせず
れが生じても、フィールド絶縁膜上に存在するゲート電
極の下にはフィールド反転防止層が必ず形成された状態
とすることができるのでソース、ドレイン間のリーク電
流を防止し、製造上の精度への要求を緩和することがで
きる。
れが生じても、フィールド絶縁膜上に存在するゲート電
極の下にはフィールド反転防止層が必ず形成された状態
とすることができるのでソース、ドレイン間のリーク電
流を防止し、製造上の精度への要求を緩和することがで
きる。
以下、本発明の実施例を第３図（ａ）〜ｆｄ）及び第４
図を参照して説明する。々お、第３図（ａｌ〜（ｄ）は
本発明に係る高耐圧型のＭＯＳト２／ジスタを得るため
の製造工程を示す断回図、第４図は第３図（ｃｌの平面
図である。
図を参照して説明する。々お、第３図（ａｌ〜（ｄ）は
本発明に係る高耐圧型のＭＯＳト２／ジスタを得るため
の製造工程を示す断回図、第４図は第３図（ｃｌの平面
図である。
まず、Ｐ型シリコン基板１１の表面に熱絶縁膜１２を形
成し、更に窒化シリコン膜１３を堆積した後、パターニ
ングする。次に、写真蝕刻法によシトレイン領域予定部
側の窒化シリコン膜１３の周辺部にのみホトレソストノ
やターン１４を形成する。つづいて、ホトレジスト／母
ターンｉ４及び窒化シリコン膜１３をマスクとしてＭロ
ンをイオン注入し、？ロンイオン注入層１５を形成する
（第３図１ａ）図示）。次いで、前記ホトレノストパタ
ーン１４を除去した後、窒化シリコン膜１３を耐酸化性
マスクとして熱酸化を行ない、フィールド絶縁膜１６を
形成するとともにボロンイオン注入層１５を活性化して
Ｐ−型フィールド反転防止層１７を形成する。つづいて
、前記窒化シリコン膜１３及び熱絶縁膜１２を除去する
（第３図（ｂ）図示）。
成し、更に窒化シリコン膜１３を堆積した後、パターニ
ングする。次に、写真蝕刻法によシトレイン領域予定部
側の窒化シリコン膜１３の周辺部にのみホトレソストノ
やターン１４を形成する。つづいて、ホトレジスト／母
ターンｉ４及び窒化シリコン膜１３をマスクとしてＭロ
ンをイオン注入し、？ロンイオン注入層１５を形成する
（第３図１ａ）図示）。次いで、前記ホトレノストパタ
ーン１４を除去した後、窒化シリコン膜１３を耐酸化性
マスクとして熱酸化を行ない、フィールド絶縁膜１６を
形成するとともにボロンイオン注入層１５を活性化して
Ｐ−型フィールド反転防止層１７を形成する。つづいて
、前記窒化シリコン膜１３及び熱絶縁膜１２を除去する
（第３図（ｂ）図示）。
次いで、熱酸化を行ない、フィールド絶縁膜１６に囲ま
れん島状の素子領域表面にゲート絶縁膜１８を形成する
。つづいて、全面に多結晶シリコン膜を堆積した後、ノ
やターニングしてゲート電極１９を形成する。なお、こ
のゲート電極１９は第４図に示すように素子領域とフィ
ールド絶縁膜１６との境界近傍での幅が、素子領域中央
部での幅よシ大きくなるように、前記境界近傍でソース
側に突出した形状にｔ４ターニングされている。つづい
て、ゲート電極１９をマスフとして例えばヒ素をイオン
注入することによシ耐型ソース、ドレイン領域；！０．
２１を形成する（第３図（ｃ）及び第４図図示）。次い
で、全面にＣ′ＶＤ絶縁膜２２を堆積した後、コンタク
トホールを開孔する。つづいて、全面にＡｔ膜を蒸着し
た後、ツヤターニングして配線２３．２３を形成し、高
耐圧型のＭＯＳ ）ランマスクを製造する（第３図（（
至）図示）。
れん島状の素子領域表面にゲート絶縁膜１８を形成する
。つづいて、全面に多結晶シリコン膜を堆積した後、ノ
やターニングしてゲート電極１９を形成する。なお、こ
のゲート電極１９は第４図に示すように素子領域とフィ
ールド絶縁膜１６との境界近傍での幅が、素子領域中央
部での幅よシ大きくなるように、前記境界近傍でソース
側に突出した形状にｔ４ターニングされている。つづい
て、ゲート電極１９をマスフとして例えばヒ素をイオン
注入することによシ耐型ソース、ドレイン領域；！０．
２１を形成する（第３図（ｃ）及び第４図図示）。次い
で、全面にＣ′ＶＤ絶縁膜２２を堆積した後、コンタク
トホールを開孔する。つづいて、全面にＡｔ膜を蒸着し
た後、ツヤターニングして配線２３．２３を形成し、高
耐圧型のＭＯＳ ）ランマスクを製造する（第３図（（
至）図示）。
得られた高耐圧型のＭＯＳ ）ランジスタは、フィール
ド反転防止層１７がソース領域２０と接触し、ドレイン
領域２ノ側のみ離間して形成され、ゲート電極１９が素
子領域とフィールド絶縁膜１６との境界近傍での幅が、
素子領域中央部での幅よシ大きくなるように形成されて
いる。
ド反転防止層１７がソース領域２０と接触し、ドレイン
領域２ノ側のみ離間して形成され、ゲート電極１９が素
子領域とフィールド絶縁膜１６との境界近傍での幅が、
素子領域中央部での幅よシ大きくなるように形成されて
いる。
しかして上記ＭＯＳトランジスタによれば、第３図（ａ
）の工程におけるフィールド反転防止層を形成スるため
のがロンイオン注入のマスクとなるホトレジストパター
ン１４形成時のマスク寸法のバラツキ、合わせ精度の／
々ラツキなど製造上のバラツキによシ基板１１とフィー
ルド反転防止層１７との境界がソース領域２０側に多少
ずれたとしても、素子領域とフィールド絶縁膜１６との
境界近傍ではゲート電極１９の幅が大きくなっているの
で、基板１１とフィールド反転防止層１７との境界はｆ
−）電械１９の下に位置する。したがって、ソース、ド
レイン領域２０．２１の間に十分なフィールド反転防止
層１７が存在し、寄生ＭＯ８）ランジスタのしきい値電
圧が低下することはなく、ソース、ドレイン領域２０．
２１の間のリーク電流を防止することができる。また、
素子が微細化しても製造上の精度への要求を緩和するこ
とができる。
）の工程におけるフィールド反転防止層を形成スるため
のがロンイオン注入のマスクとなるホトレジストパター
ン１４形成時のマスク寸法のバラツキ、合わせ精度の／
々ラツキなど製造上のバラツキによシ基板１１とフィー
ルド反転防止層１７との境界がソース領域２０側に多少
ずれたとしても、素子領域とフィールド絶縁膜１６との
境界近傍ではゲート電極１９の幅が大きくなっているの
で、基板１１とフィールド反転防止層１７との境界はｆ
−）電械１９の下に位置する。したがって、ソース、ド
レイン領域２０．２１の間に十分なフィールド反転防止
層１７が存在し、寄生ＭＯ８）ランジスタのしきい値電
圧が低下することはなく、ソース、ドレイン領域２０．
２１の間のリーク電流を防止することができる。また、
素子が微細化しても製造上の精度への要求を緩和するこ
とができる。
以上詳述した如く本発明によれば、ソース。
ドレイン間のリーク電流を防止し、かつ製造上の精度へ
の要求を緩和して微細化に対応できる高耐圧型の牛導体
装置を提供できるものである。
の要求を緩和して微細化に対応できる高耐圧型の牛導体
装置を提供できるものである。
第１図は従来の高耐圧型のＭＯＳ ）ランマスクの断面
図、第２図は同ＭＯ８）ランマスクの平面図、第３図（
ａ１〜（ｄ）は本発明の実施例における高耐圧型のＩｖ
ｆｆＯＳトランジスタを得るための製造工程を示す断面
図、第４図は第３図（ｃｌに対応する同ＭＯ８）ランジ
スタの平面図である。 １ノ・・・Ｐ型シリコン基板、１２・・・熱絶縁膜、Ｊ
３・・・窒化シリコン＃１４・・・ホトレジストパター
ン、１５・・・ゼロンイオン注入ＪＬｉｅ・・・フィー
ルド絶縁膜、１７・・・Ｐ−型フィールド反転防止層、
１８・・・ゲート絶縁膜、１９・・・ゲート電極、２０
．２１・・・？型ソース、ドレイン領域、２２・・・Ｃ
ＶＤ絶縁膜、２３・・・配線。 出願人代理人 弁理士 鈴 江 武 産業１図 第２図 第３図 第４図
図、第２図は同ＭＯ８）ランマスクの平面図、第３図（
ａ１〜（ｄ）は本発明の実施例における高耐圧型のＩｖ
ｆｆＯＳトランジスタを得るための製造工程を示す断面
図、第４図は第３図（ｃｌに対応する同ＭＯ８）ランジ
スタの平面図である。 １ノ・・・Ｐ型シリコン基板、１２・・・熱絶縁膜、Ｊ
３・・・窒化シリコン＃１４・・・ホトレジストパター
ン、１５・・・ゼロンイオン注入ＪＬｉｅ・・・フィー
ルド絶縁膜、１７・・・Ｐ−型フィールド反転防止層、
１８・・・ゲート絶縁膜、１９・・・ゲート電極、２０
．２１・・・？型ソース、ドレイン領域、２２・・・Ｃ
ＶＤ絶縁膜、２３・・・配線。 出願人代理人 弁理士 鈴 江 武 産業１図 第２図 第３図 第４図
Claims (1)
- 第１導電型の半導体基板のフィールド絶縁膜に囲まれた
島状の素子領域上にゲート絶縁膜を介して形成されたゲ
ート電極と、該ゲート電極の両側方の素子領域表面に形
成された第２導電型のソース、ドレイン領域と、前記フ
ィールド絶縁膜下の基板内に前記ソース領域と接触し、
前記ドレイン領域とは離間して形成された第１導電型の
フィールド反転防止層とを有する半導体装置において、
素子領域とフィールド絶縁膜との境界近傍でのゲート電
極の幅が、素子領域中央部でのゲート電極の幅よりも大
きいことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13998384A JPS6119174A (ja) | 1984-07-06 | 1984-07-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13998384A JPS6119174A (ja) | 1984-07-06 | 1984-07-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6119174A true JPS6119174A (ja) | 1986-01-28 |
Family
ID=15258206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13998384A Pending JPS6119174A (ja) | 1984-07-06 | 1984-07-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6119174A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63305562A (ja) * | 1987-06-05 | 1988-12-13 | Sony Corp | 半導体装置 |
| JPH0215672A (ja) * | 1988-07-04 | 1990-01-19 | Sony Corp | 半導体装置 |
| US5006911A (en) * | 1989-10-02 | 1991-04-09 | Motorola, Inc. | Transistor device with high density contacts |
| US5144388A (en) * | 1990-03-07 | 1992-09-01 | Kabushiki Kaisha Toshiba | Semiconductor device having a plurality of fets formed in an element area |
| US5567553A (en) * | 1994-07-12 | 1996-10-22 | International Business Machines Corporation | Method to suppress subthreshold leakage due to sharp isolation corners in submicron FET structures |
| US6501155B2 (en) | 1997-12-04 | 2002-12-31 | Seiko Epson Corporation | Semiconductor apparatus and process for manufacturing the same |
-
1984
- 1984-07-06 JP JP13998384A patent/JPS6119174A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63305562A (ja) * | 1987-06-05 | 1988-12-13 | Sony Corp | 半導体装置 |
| JPH0215672A (ja) * | 1988-07-04 | 1990-01-19 | Sony Corp | 半導体装置 |
| US5006911A (en) * | 1989-10-02 | 1991-04-09 | Motorola, Inc. | Transistor device with high density contacts |
| US5144388A (en) * | 1990-03-07 | 1992-09-01 | Kabushiki Kaisha Toshiba | Semiconductor device having a plurality of fets formed in an element area |
| US5567553A (en) * | 1994-07-12 | 1996-10-22 | International Business Machines Corporation | Method to suppress subthreshold leakage due to sharp isolation corners in submicron FET structures |
| EP0692826A3 (en) * | 1994-07-12 | 1997-10-01 | Ibm | Method for suppressing sub-threshold leaks due to sharp corners of insulation in submicron FET structures |
| US6144081A (en) * | 1994-07-12 | 2000-11-07 | International Business Machines Corporation | Method to suppress subthreshold leakage due to sharp isolation corners in submicron FET structures |
| US6501155B2 (en) | 1997-12-04 | 2002-12-31 | Seiko Epson Corporation | Semiconductor apparatus and process for manufacturing the same |
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