JPS62208674A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62208674A JPS62208674A JP4956086A JP4956086A JPS62208674A JP S62208674 A JPS62208674 A JP S62208674A JP 4956086 A JP4956086 A JP 4956086A JP 4956086 A JP4956086 A JP 4956086A JP S62208674 A JPS62208674 A JP S62208674A
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
おいては、放射線を浴びることにより寄生ＭＯ８反転リ
ーク電流が生じる。そこで、このリーク電流を低減する
だめに第４図及び第５図に示すものが知られている。こ
こで、第５図は層間絶縁膜も考慮した第４図のＡ−Ａ線
に沿う拡大断面図である。
ーク電流が生じる。そこで、このリーク電流を低減する
だめに第４図及び第５図に示すものが知られている。こ
こで、第５図は層間絶縁膜も考慮した第４図のＡ−Ａ線
に沿う拡大断面図である。
図中の１は、Ｐ−型のシリコン基板である。この基板１
の表面には、フィールド酸化膜２が設けられている。こ
のフィールド酸化膜２で囲まれた素子領域には、Ｎ＋型
のソース・ドレイン領域３，４が設けられている。前記
素子領域でフィールド酸化膜２と接する領域には、寄生
リーク防止用のＰ＋領域５が設けられている。前記素子
領域上には、ダート酸化膜６を介してダート電極７がフ
ィールド酸化膜２上に延出するように形成されている。
の表面には、フィールド酸化膜２が設けられている。こ
のフィールド酸化膜２で囲まれた素子領域には、Ｎ＋型
のソース・ドレイン領域３，４が設けられている。前記
素子領域でフィールド酸化膜２と接する領域には、寄生
リーク防止用のＰ＋領域５が設けられている。前記素子
領域上には、ダート酸化膜６を介してダート電極７がフ
ィールド酸化膜２上に延出するように形成されている。
また、前記ダート電極７の周りは第５図に示す如く、熱
酸化膜８、第１の層間絶縁膜（通常ｃｖ’ｐ−５ｉｏ２
膜）９、表面平坦化用の第２の眉間絶縁膜（通常ＢＰＳ
Ｇ膜又はＰＳＣ，膜）１０が堆積されている。
酸化膜８、第１の層間絶縁膜（通常ｃｖ’ｐ−５ｉｏ２
膜）９、表面平坦化用の第２の眉間絶縁膜（通常ＢＰＳ
Ｇ膜又はＰＳＣ，膜）１０が堆積されている。
しかしながら、従来技術によれば、放射線照射による寄
生ＭＯ８反転リーク電流を十分低減することができない
。それは、第６図に示す如く、放射線照射時に層間絶縁
膜中で発生した電子・正孔対の正孔がデート電極側壁か
ら出る電気力線に溢って基板側へ移動し、界面近傍へ捕
獲され、これにより基板表面に電子が誘起されるためで
ある。即ち、こうして形成空れたＮチャネルはフィール
ド酸化膜下で反転しているところと結びつき、第７図に
示す如くソース・ドレイン領域３，４間のリーク電流の
経路を形成してしまうためである。
生ＭＯ８反転リーク電流を十分低減することができない
。それは、第６図に示す如く、放射線照射時に層間絶縁
膜中で発生した電子・正孔対の正孔がデート電極側壁か
ら出る電気力線に溢って基板側へ移動し、界面近傍へ捕
獲され、これにより基板表面に電子が誘起されるためで
ある。即ち、こうして形成空れたＮチャネルはフィール
ド酸化膜下で反転しているところと結びつき、第７図に
示す如くソース・ドレイン領域３，４間のリーク電流の
経路を形成してしまうためである。
また、寄生リーク防止用のＰ＋領域５がソース・ドレイ
ン領域３，４に接する構造であるため、ダート電極周辺
の反転を防ぐために前記Ｐ＋領域５をＳｔり高くすると
、ドレイン耐圧が低下す〔発明の目的〕 本発明は上記事情に鑑みてなされたもので、放射線の照
射による寄生ＭＯ８反転リークを低減素子分離領域で囲
まれた素子領域表面でかつチ徴とし、もりて放射線の照
射による寄生ＭＯ８反転リークの低減を図ったものであ
る。
ン領域３，４に接する構造であるため、ダート電極周辺
の反転を防ぐために前記Ｐ＋領域５をＳｔり高くすると
、ドレイン耐圧が低下す〔発明の目的〕 本発明は上記事情に鑑みてなされたもので、放射線の照
射による寄生ＭＯ８反転リークを低減素子分離領域で囲
まれた素子領域表面でかつチ徴とし、もりて放射線の照
射による寄生ＭＯ８反転リークの低減を図ったものであ
る。
以下、本発明の一実施例に係るＮＭＯ８）ランジスタを
製造工程順に第１図（＆）〜（Ｃ）、第２図及び第３図
を参照して説明する。
製造工程順に第１図（＆）〜（Ｃ）、第２図及び第３図
を参照して説明する。
まず、Ｐ型のシリコン基板２１の表面に、通常のＬＯＣ
Ｏ８法によりフィールド酸化膜２２を形成した。つづい
て、このフィールド酸化膜２２で囲まれた素子領域上に
厚さ約２５ｎｍのダート酸化膜２３を形成した（第１図
（、）図示）。次いで、このダート酸化膜２３上にレジ
ストの形成、パターニングにより所定のマスクを形成し
、チャネルイオン注入層２４、リーク電流防止用のＰ＋
１ｉ２５を夫々形成した。更に、全面に厚さ４００ｎｍ
の多結晶シリコン層を形成した後、リン拡散、パターニ
ングを行ってダート電極２６を形成した。ひきつづき、
このダート電極２６をマスクとして前記ダート酸化膜２
３を選択的ｉに除去した後、ｒ−）電極２６をマスクと
して前記素子領域にｎ型不純物を導入し、Ｎ＋型のン゛
：〒 がソース・ドレイン領域２７．２８とチャネル幅方向に
接していることが明らかである。
Ｏ８法によりフィールド酸化膜２２を形成した。つづい
て、このフィールド酸化膜２２で囲まれた素子領域上に
厚さ約２５ｎｍのダート酸化膜２３を形成した（第１図
（、）図示）。次いで、このダート酸化膜２３上にレジ
ストの形成、パターニングにより所定のマスクを形成し
、チャネルイオン注入層２４、リーク電流防止用のＰ＋
１ｉ２５を夫々形成した。更に、全面に厚さ４００ｎｍ
の多結晶シリコン層を形成した後、リン拡散、パターニ
ングを行ってダート電極２６を形成した。ひきつづき、
このダート電極２６をマスクとして前記ダート酸化膜２
３を選択的ｉに除去した後、ｒ−）電極２６をマスクと
して前記素子領域にｎ型不純物を導入し、Ｎ＋型のン゛
：〒 がソース・ドレイン領域２７．２８とチャネル幅方向に
接していることが明らかである。
次に、前記素子領域及びｒ−１電極２６の表面に、夫々
熱酸化膜２９．３０を形成した。この際、素子領域の表
面の熱酸化膜２９の厚さは、約２５ｎｍであった。つづ
いて、全面に厚さ約５０ｎｍのシリコン窒化膜３２ｓ厚
さ約４００ｎｍの第１のＣｖＤ−８ＩＯ２膜３２を堆積
した後、反応性イオンエツチング、化学ドライエツチン
グによりゲート電極２６の側壁だけに前記窒化膜３１及
び８１０２膜３２を残存させた（第１図（シ）及び第２
図図示）。ここで、第２図は第１図（Ｃ）の部分拡大図
である。この後、図示しないが、第２のＣＶＤ−８ｉＯ
２膜、ＢＰＳＧ膜の堆積、リフローコンタクト形成、紅
配線の形成、ＰＳＧ膜の堆積、パッド開口を行い、ＮＭ
Ｏ８）ランジスタを製造した。
熱酸化膜２９．３０を形成した。この際、素子領域の表
面の熱酸化膜２９の厚さは、約２５ｎｍであった。つづ
いて、全面に厚さ約５０ｎｍのシリコン窒化膜３２ｓ厚
さ約４００ｎｍの第１のＣｖＤ−８ＩＯ２膜３２を堆積
した後、反応性イオンエツチング、化学ドライエツチン
グによりゲート電極２６の側壁だけに前記窒化膜３１及
び８１０２膜３２を残存させた（第１図（シ）及び第２
図図示）。ここで、第２図は第１図（Ｃ）の部分拡大図
である。この後、図示しないが、第２のＣＶＤ−８ｉＯ
２膜、ＢＰＳＧ膜の堆積、リフローコンタクト形成、紅
配線の形成、ＰＳＧ膜の堆積、パッド開口を行い、ＮＭ
Ｏ８）ランジスタを製造した。
本発明に係るＮＭＯ８）ランジスタは、第１図（、）及
び第２図に示す如く、ダート電極２６の側壁にシリコン
窒化膜３１が熱酸化膜２９．３０を□（ 介して設けられた構造となっている。従って、前記シリ
コン窒化膜３１は電子トラップを多く含んでいるだめ、
放射線が照射されてでも多くの電子が前記窒化膜３１に
捕獲される。そして、この捕獲された電子は、前述した
基板界面近傍に捕獲された正孔による基板界面への電子
の誘起を相殺する働きをもつ。このため、ダート電６一 極２６の側壁に浴りてｎチャネルが形成される達し得る
ため、ドレイン電圧を低下させることを回避できる。
び第２図に示す如く、ダート電極２６の側壁にシリコン
窒化膜３１が熱酸化膜２９．３０を□（ 介して設けられた構造となっている。従って、前記シリ
コン窒化膜３１は電子トラップを多く含んでいるだめ、
放射線が照射されてでも多くの電子が前記窒化膜３１に
捕獲される。そして、この捕獲された電子は、前述した
基板界面近傍に捕獲された正孔による基板界面への電子
の誘起を相殺する働きをもつ。このため、ダート電６一 極２６の側壁に浴りてｎチャネルが形成される達し得る
ため、ドレイン電圧を低下させることを回避できる。
“ １：
・□ なお、上記実施例では、ＮＭＯＳトランジスタに
、、適用した場合について述べたが、これに限らず、＝ Ｃ（相補型） ＭＯＳ ） ？ンジスタにも適用できる
。
、、適用した場合について述べたが、これに限らず、＝ Ｃ（相補型） ＭＯＳ ） ？ンジスタにも適用できる
。
以上詳述した如く本発明によれば、放射線の照射による
寄生ＭＯ８反転リークを低減できる半導体装置を提供で
きる。
寄生ＭＯ８反転リークを低減できる半導体装置を提供で
きる。
第１図（、）〜（ｃ）は本発明の一実施例に係枳彊ｏｓ
トランジスタを製造工程順に示す断面図、第２図は第１
図（ｃ）の部分拡大図、第３図は第１図（ｃ）の平面図
、第４図は従来のＮＭＯＳ ）ランジスタの断面図、第
５図は層間絶縁膜も考慮した第４図のＡ−Ａ線に沿う拡
大断面図、第６図は放射線照射時に層間絶縁膜中で発生
した電子・正孔対の正孔の移動を説明する図、第７図は
従来のＮＭＯＳ ）ランジスタのソース・ドレイン領域
間のリーク電流の経路を説明する図である。 ２１・・・Ｐ型のシリコン基板、２２・・・フィール領
域、２８・・・Ｎ＋型のドレイン領域、２９９３０・・
・熱酸化膜、３１・・・シリコン窒化膜、３２・・・第
１ （７） ｃｖｎ−ｓｉｏ２膜。
トランジスタを製造工程順に示す断面図、第２図は第１
図（ｃ）の部分拡大図、第３図は第１図（ｃ）の平面図
、第４図は従来のＮＭＯＳ ）ランジスタの断面図、第
５図は層間絶縁膜も考慮した第４図のＡ−Ａ線に沿う拡
大断面図、第６図は放射線照射時に層間絶縁膜中で発生
した電子・正孔対の正孔の移動を説明する図、第７図は
従来のＮＭＯＳ ）ランジスタのソース・ドレイン領域
間のリーク電流の経路を説明する図である。 ２１・・・Ｐ型のシリコン基板、２２・・・フィール領
域、２８・・・Ｎ＋型のドレイン領域、２９９３０・・
・熱酸化膜、３１・・・シリコン窒化膜、３２・・・第
１ （７） ｃｖｎ−ｓｉｏ２膜。
Claims (1)
- 第１導電型の半導体基板と、この半導体基板表面に設け
られた素子分離領域と、この素子分離領域で囲まれた素
子領域の表面に設けられた第２導電型のソース・ドレイ
ン領域と、前記素子領域表面でかつチャネル幅方向に前
記ソース・ドレイン領域と接するように設けられた第１
導電型の高濃度の不純物層と、同素子領域上にゲート酸
化膜を介して設けられたゲート電極と、このゲート電極
の側壁に熱酸化膜を介して設けられたシリコン窒化膜と
を具備することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4956086A JPS62208674A (ja) | 1986-03-08 | 1986-03-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4956086A JPS62208674A (ja) | 1986-03-08 | 1986-03-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62208674A true JPS62208674A (ja) | 1987-09-12 |
Family
ID=12834587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4956086A Pending JPS62208674A (ja) | 1986-03-08 | 1986-03-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62208674A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996026536A1 (en) * | 1995-02-20 | 1996-08-29 | Rohm Co., Ltd. | Semiconductor apparatus with crystal defects and process for its fabrication |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6089972A (ja) * | 1983-10-24 | 1985-05-20 | Nec Corp | Ｍｉｓ型半導体装置 |
| JPS60145664A (ja) * | 1984-01-10 | 1985-08-01 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-03-08 JP JP4956086A patent/JPS62208674A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6089972A (ja) * | 1983-10-24 | 1985-05-20 | Nec Corp | Ｍｉｓ型半導体装置 |
| JPS60145664A (ja) * | 1984-01-10 | 1985-08-01 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996026536A1 (en) * | 1995-02-20 | 1996-08-29 | Rohm Co., Ltd. | Semiconductor apparatus with crystal defects and process for its fabrication |
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