JPS6352784B2 - - Google Patents
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- JPS6352784B2 JPS6352784B2 JP8521282A JP8521282A JPS6352784B2 JP S6352784 B2 JPS6352784 B2 JP S6352784B2 JP 8521282 A JP8521282 A JP 8521282A JP 8521282 A JP8521282 A JP 8521282A JP S6352784 B2 JPS6352784 B2 JP S6352784B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関し、特に微細化に適し
たMIS構造の半導体装置の改良に係る。
たMIS構造の半導体装置の改良に係る。
半導体装置の分野において、MOS ICの微細化
は目覚しいものがある。特に、MOSトランジス
タのスイツチング速度の改善の観点からゲート電
極のチヤンネル長の縮小化が図られている。しか
しながら、チヤンネル長が減少するに伴なつて、
素子特性の面から次のような問題が生じる。
は目覚しいものがある。特に、MOSトランジス
タのスイツチング速度の改善の観点からゲート電
極のチヤンネル長の縮小化が図られている。しか
しながら、チヤンネル長が減少するに伴なつて、
素子特性の面から次のような問題が生じる。
まず、一つにはチヤンネル長が減少するにつれ
て短チヤンネル領域でのトランジスタの閾値電圧
が浅くなる。いわゆるシヨートチヤンネル効果が
生じる。具体的には、ゲートチヤンネル長としき
い値電圧との関係を示す第１図の特性線の如く、
短チヤンネル領域でトランジスタのしきい値電圧
が急激に低下し、素子の製造工程での僅かな変化
によつてしきい値電圧が大巾に変動する。これ
は、ソース、ドレイン間の間隔が短くなるため、
その間の電界が強くなり、その結果実効的にチヤ
ンネル領域表面の反転電圧が低くなることによつ
て説明される。一般に、チヤンネル領域を形成す
る基板の電圧はソース領域の電位と等しいか、も
しくは非常に近いので、ソース、ドレイン間の電
界は集中的にドレイン近傍のチヤンネル領域で強
くなり、従つてしきい値電圧の低下もこの部分で
最も強くなる。
て短チヤンネル領域でのトランジスタの閾値電圧
が浅くなる。いわゆるシヨートチヤンネル効果が
生じる。具体的には、ゲートチヤンネル長としき
い値電圧との関係を示す第１図の特性線の如く、
短チヤンネル領域でトランジスタのしきい値電圧
が急激に低下し、素子の製造工程での僅かな変化
によつてしきい値電圧が大巾に変動する。これ
は、ソース、ドレイン間の間隔が短くなるため、
その間の電界が強くなり、その結果実効的にチヤ
ンネル領域表面の反転電圧が低くなることによつ
て説明される。一般に、チヤンネル領域を形成す
る基板の電圧はソース領域の電位と等しいか、も
しくは非常に近いので、ソース、ドレイン間の電
界は集中的にドレイン近傍のチヤンネル領域で強
くなり、従つてしきい値電圧の低下もこの部分で
最も強くなる。
もう一つはゲートチヤンネル長とソース、ドレ
イン間の最大印加可能電圧との関係を示す第２図
の特性線の如く、チヤンネル長が減少するにつれ
てソース、ドレイン間に印加することができる最
大電圧が急激に減少することである。これは、第
３図に示す如く例えばｎ型半導体基板１に互に電
気的に分離したp+型ソース、ドレイン領域５，
６に電圧を印加した場合、空乏層７が生じ、これ
ら空乏層７が互に接触すると、そこを経由してソ
ース、ドレイン領域５，６間に電流パスが生じる
ことに起因するものである。前述したのと同様、
チヤンネル領域を形成する基板１の電位とソース
領域５の電位はほぼ等しいので、空乏層７は主と
してドレイン領域６近傍で生じ、ソース領域５近
傍ではほとんど生じない。なお、第３図中の２は
基板１に設けられた素子分離のためのフイールド
酸化膜、４はゲート酸化膜３を介してソース、ド
レイン領域５，６間の基板１上に設けられたゲー
ト電極、８は層間絶縁膜、９，９は層間絶縁膜８
上はそのコンタクトホールを介してソース、ドレ
イン領域５，６と接続するように設けられたAl
配線である。
イン間の最大印加可能電圧との関係を示す第２図
の特性線の如く、チヤンネル長が減少するにつれ
てソース、ドレイン間に印加することができる最
大電圧が急激に減少することである。これは、第
３図に示す如く例えばｎ型半導体基板１に互に電
気的に分離したp+型ソース、ドレイン領域５，
６に電圧を印加した場合、空乏層７が生じ、これ
ら空乏層７が互に接触すると、そこを経由してソ
ース、ドレイン領域５，６間に電流パスが生じる
ことに起因するものである。前述したのと同様、
チヤンネル領域を形成する基板１の電位とソース
領域５の電位はほぼ等しいので、空乏層７は主と
してドレイン領域６近傍で生じ、ソース領域５近
傍ではほとんど生じない。なお、第３図中の２は
基板１に設けられた素子分離のためのフイールド
酸化膜、４はゲート酸化膜３を介してソース、ド
レイン領域５，６間の基板１上に設けられたゲー
ト電極、８は層間絶縁膜、９，９は層間絶縁膜８
上はそのコンタクトホールを介してソース、ドレ
イン領域５，６と接続するように設けられたAl
配線である。
このようなことから、最近、第４図に示す如く
ソース、ドレイン領域をシヨツトキー接合により
形成したMOSトランジスタが開発されている。
即ち、図中の１１は例えばｎ型半導体基板であ
る。この基板１１のフイールド酸化膜１２で分離
された島領域にはソース、ドレイン領域となるシ
ヨツトキー接合を形成するための２つの金属層
（又は金属シリサイド層）１３1，１３2が互に電
気的に分離して設けられている。これら金属層１
３1，１３2間の基板１１上にはゲート酸化膜１４
を介してゲート電極１５が設けられている。そし
て全面に層間絶縁膜１６が被覆されていると共
に、該絶縁膜１６上にはそのコンタクトホールを
介して前記金属層１３1，１３2と接続するAl配線
１７，１７が設けられている。こうした構造の
MOSトランジスタを等価回路で示すと、第５図
の如くなり、トランジスタＱのドレイン、ソース
端子にシヨツトキー接合によるダイオードD1，
D2が存在することになる。かかるMOSトランジ
スタはソース、ドレイン領域がシヨツトキー接合
により形成されているため、上述したチヤンネル
長の減少によるしきい値電圧の変動やドレインへ
の印加電圧の制限等を改善できる。しかしなが
ら、前記MOSトランジスタにあつてはドレイン、
ソース側の両方にダイオードD1，D2が存在する
ため、ソース側のダイオードD2は電流方向に対
して逆方向となり、ソース領域からの電流供給能
力を制限するという問題があつた。なお、ドレイ
ン側に存在するダイオードD1は電流方向に対し
て順方向になつているため、トランジスタの動作
上ほとんど影響しない。
ソース、ドレイン領域をシヨツトキー接合により
形成したMOSトランジスタが開発されている。
即ち、図中の１１は例えばｎ型半導体基板であ
る。この基板１１のフイールド酸化膜１２で分離
された島領域にはソース、ドレイン領域となるシ
ヨツトキー接合を形成するための２つの金属層
（又は金属シリサイド層）１３1，１３2が互に電
気的に分離して設けられている。これら金属層１
３1，１３2間の基板１１上にはゲート酸化膜１４
を介してゲート電極１５が設けられている。そし
て全面に層間絶縁膜１６が被覆されていると共
に、該絶縁膜１６上にはそのコンタクトホールを
介して前記金属層１３1，１３2と接続するAl配線
１７，１７が設けられている。こうした構造の
MOSトランジスタを等価回路で示すと、第５図
の如くなり、トランジスタＱのドレイン、ソース
端子にシヨツトキー接合によるダイオードD1，
D2が存在することになる。かかるMOSトランジ
スタはソース、ドレイン領域がシヨツトキー接合
により形成されているため、上述したチヤンネル
長の減少によるしきい値電圧の変動やドレインへ
の印加電圧の制限等を改善できる。しかしなが
ら、前記MOSトランジスタにあつてはドレイン、
ソース側の両方にダイオードD1，D2が存在する
ため、ソース側のダイオードD2は電流方向に対
して逆方向となり、ソース領域からの電流供給能
力を制限するという問題があつた。なお、ドレイ
ン側に存在するダイオードD1は電流方向に対し
て順方向になつているため、トランジスタの動作
上ほとんど影響しない。
本発明はチヤンネル長の減少に伴なうしきい値
電圧の低下やソース、ドレイン間への印加可能な
電圧の低下を改善すると共に、ソース領域からの
電流供給能力の低下を防止して高性能、高信頼性
のMOSトランジスタ等の半導体装置を提供しよ
うとするものである。
電圧の低下やソース、ドレイン間への印加可能な
電圧の低下を改善すると共に、ソース領域からの
電流供給能力の低下を防止して高性能、高信頼性
のMOSトランジスタ等の半導体装置を提供しよ
うとするものである。
本発明はソース領域及びドレイン領域を金属又
は金属シリサイドと半導体とのシヨツトキー接合
により形成すると共に、ソース領域の金属層もし
くは金属シリサイド層の少なくともゲート電極側
を不純物拡散層で包囲することによつて既述した
高性能、高信頼性のMOSトランジスタ等の半導
体装置を実現することを骨子とするものである。
は金属シリサイドと半導体とのシヨツトキー接合
により形成すると共に、ソース領域の金属層もし
くは金属シリサイド層の少なくともゲート電極側
を不純物拡散層で包囲することによつて既述した
高性能、高信頼性のMOSトランジスタ等の半導
体装置を実現することを骨子とするものである。
次に、本発明をｐチヤンネルMOSトランジス
タに適用した例について第６図ａ〜ｊ図示の製造
方法を併記して説明する。
タに適用した例について第６図ａ〜ｊ図示の製造
方法を併記して説明する。
(i) まず、第６図ａに示す如くｎ型シリコン基板
１０１を選択酸化して該基板１０１を分離する
ためのフイールド酸化膜１０２を形成した。つ
づいて、1000℃の酸素雰囲気中で熱酸化処理を
施して、フイールド酸化膜１０２で分離された
島状の基板１０１領域（素子領域）に厚さ250
Åの酸化膜１０３を成長させた（第６図ｂ図
示）。ひきつづき、全面にスパツタ法により厚
さ3000Åの白金シリサイド膜（PtSi膜）を堆積
した後、これをフオトエツチング技術によりパ
ターニングして酸化膜１０３上にPtSiからなる
ゲート電極１０４を形成した（第６図ｃ図示）。
１０１を選択酸化して該基板１０１を分離する
ためのフイールド酸化膜１０２を形成した。つ
づいて、1000℃の酸素雰囲気中で熱酸化処理を
施して、フイールド酸化膜１０２で分離された
島状の基板１０１領域（素子領域）に厚さ250
Åの酸化膜１０３を成長させた（第６図ｂ図
示）。ひきつづき、全面にスパツタ法により厚
さ3000Åの白金シリサイド膜（PtSi膜）を堆積
した後、これをフオトエツチング技術によりパ
ターニングして酸化膜１０３上にPtSiからなる
ゲート電極１０４を形成した（第６図ｃ図示）。
(ii) 次いで、光蝕刻法により選択的にフオトレジ
ストパターン１０５を形成した後、該レジスト
パターン１０５、ゲート電極１０４及びフイー
ルド酸化膜１０２をマスクとしてｐ型不純物、
例えばボロンを加速電圧30KeV、ドーズ量１
×1015／cm2の条件で酸化膜１０３を通して基板
１０１表面にイオン注入した（第６図ｄ図示）。
つづいて、フオトレジストパターン１０５を除
去し、熱処理を施して注入されたボロンを活性
化してソース領域としてのp+型拡散層１０６
を形成した。ひきつづき、ゲート電極１０４及
びフイールド酸化膜１０２をマスクとして酸化
膜１０３をエツチングしてゲート酸化膜１０７
を残存させると共に、p+型拡散層１０６及び
ドレイン領域予定部を露出させた（第６図ｅ図
示）。
ストパターン１０５を形成した後、該レジスト
パターン１０５、ゲート電極１０４及びフイー
ルド酸化膜１０２をマスクとしてｐ型不純物、
例えばボロンを加速電圧30KeV、ドーズ量１
×1015／cm2の条件で酸化膜１０３を通して基板
１０１表面にイオン注入した（第６図ｄ図示）。
つづいて、フオトレジストパターン１０５を除
去し、熱処理を施して注入されたボロンを活性
化してソース領域としてのp+型拡散層１０６
を形成した。ひきつづき、ゲート電極１０４及
びフイールド酸化膜１０２をマスクとして酸化
膜１０３をエツチングしてゲート酸化膜１０７
を残存させると共に、p+型拡散層１０６及び
ドレイン領域予定部を露出させた（第６図ｅ図
示）。
(iii) 次いで、全面に例えば厚さ3000ÅのCVD−
SiO2膜１０８を堆積した（第６図ｆ図示）。つ
づいてCVD−SiO2膜１０８をリアクテイブイ
オンエツチング法（RIE法）により、該SiO2膜
１０８の膜厚分、エツチングした。この時、第
６図ｇに示す如くドレイン領域予定部の基板１
０１部分は再度露出するが、ゲート電極１０４
側面に堆積したSiO2膜は垂直方向への膜厚が
厚いため、ゲート電極１０４の周囲側面に
SiO2膜１０８′が残存した。
SiO2膜１０８を堆積した（第６図ｆ図示）。つ
づいてCVD−SiO2膜１０８をリアクテイブイ
オンエツチング法（RIE法）により、該SiO2膜
１０８の膜厚分、エツチングした。この時、第
６図ｇに示す如くドレイン領域予定部の基板１
０１部分は再度露出するが、ゲート電極１０４
側面に堆積したSiO2膜は垂直方向への膜厚が
厚いため、ゲート電極１０４の周囲側面に
SiO2膜１０８′が残存した。
(iv) 次いで、全面にスパツタ法により例えば厚さ
3000ÅのPt膜１０９を蒸着した（第６図ｈ図
示）。つづいて、650℃のN2雰囲気中で20分間
熱処理を施した。この時、露出したp+型拡散
層１０６及びシリコン基板１０１と接触する
Ptがシリコンと反応してPtSi層１１０，１１
１が形成され、PtSi層１１０とp+型拡散層１
０６、及びPtSi層１１１と基板１０１に夫々ソ
ース領域、ドレイン領域となるシヨツトキー接
合が作られた（第６図ｉ図示）。その後、未反
応のPt膜を王水で除去し、全面に例えば厚さ
8000ÅのCVD−SiO2膜（層間絶縁膜）１１２
を堆積し、更にコンタクトホール１１３………
を開口し、Al膜の蒸着、パターニングにより
Al配線１１４………を形成してｐチヤンネル
MOSトランジスタを製造した（第６図ｊ図
示）。
3000ÅのPt膜１０９を蒸着した（第６図ｈ図
示）。つづいて、650℃のN2雰囲気中で20分間
熱処理を施した。この時、露出したp+型拡散
層１０６及びシリコン基板１０１と接触する
Ptがシリコンと反応してPtSi層１１０，１１
１が形成され、PtSi層１１０とp+型拡散層１
０６、及びPtSi層１１１と基板１０１に夫々ソ
ース領域、ドレイン領域となるシヨツトキー接
合が作られた（第６図ｉ図示）。その後、未反
応のPt膜を王水で除去し、全面に例えば厚さ
8000ÅのCVD−SiO2膜（層間絶縁膜）１１２
を堆積し、更にコンタクトホール１１３………
を開口し、Al膜の蒸着、パターニングにより
Al配線１１４………を形成してｐチヤンネル
MOSトランジスタを製造した（第６図ｊ図
示）。
しかして、本発明のMOSトランジスタは第６
図ｊに示す如く、PtSi層１１０と基板１０１に設
けられたp+型拡散層１０６によりソース領域を、
PtSi層１１１と基板１０１とのシヨツトキー接合
によりドレイン領域を、夫々形成した構造になつ
ている。このようにドレイン領域がシリコン基板
１０１表面に作られた厚さ200Å程度のPtSi層１
１１からなるシヨツトキー接合により構成されて
いるため、ソース、ドレイン間に印加される電圧
によつて生じる電界がドレイン近傍のチヤンネル
領域に集中するのを回避できる。その結果、ドレ
イン領域付近での反転電圧の低下を最低限に抑制
でき、しきい値電圧の低下を防止できる。
図ｊに示す如く、PtSi層１１０と基板１０１に設
けられたp+型拡散層１０６によりソース領域を、
PtSi層１１１と基板１０１とのシヨツトキー接合
によりドレイン領域を、夫々形成した構造になつ
ている。このようにドレイン領域がシリコン基板
１０１表面に作られた厚さ200Å程度のPtSi層１
１１からなるシヨツトキー接合により構成されて
いるため、ソース、ドレイン間に印加される電圧
によつて生じる電界がドレイン近傍のチヤンネル
領域に集中するのを回避できる。その結果、ドレ
イン領域付近での反転電圧の低下を最低限に抑制
でき、しきい値電圧の低下を防止できる。
また、ドレイン領域よりソース領域方向へ延び
る空乏層はチヤンネル領域の表面近傍に沿つて存
在するに留まり、これはゲート電極１０４に印加
される電圧によつて充分制御し得る範囲にあるた
め、ドレイン領域への印加可能な電圧値を向上で
きる。
る空乏層はチヤンネル領域の表面近傍に沿つて存
在するに留まり、これはゲート電極１０４に印加
される電圧によつて充分制御し得る範囲にあるた
め、ドレイン領域への印加可能な電圧値を向上で
きる。
更に、ソース領域を形成するPtSi層１１０は
p+型拡散層１０６で包囲されているため、ゲー
ト電極１０４への電圧印加によりチヤンネル領域
表面に反転層（ｐ型チヤンネル）を形成した場
合、PtSi層１１０のシヨツトキー接合はｐ型チヤ
ンネルとつながるp+型拡散層１０６と広い面積
で接触することになる。その結果、シヨツトキー
接合により逆方向のダイオードが形成されても該
接合の漏れ電流によりソース領域からチヤンネル
領域に電流が流れ込み、充分な電流供給能力を持
つMOSトランジスタを実現できる。
p+型拡散層１０６で包囲されているため、ゲー
ト電極１０４への電圧印加によりチヤンネル領域
表面に反転層（ｐ型チヤンネル）を形成した場
合、PtSi層１１０のシヨツトキー接合はｐ型チヤ
ンネルとつながるp+型拡散層１０６と広い面積
で接触することになる。その結果、シヨツトキー
接合により逆方向のダイオードが形成されても該
接合の漏れ電流によりソース領域からチヤンネル
領域に電流が流れ込み、充分な電流供給能力を持
つMOSトランジスタを実現できる。
一方、実施例に示す製造方法のようにPtSi層１
１０，１１１を形成するためのPt膜１０９を蒸
着する前に、ゲート電極１０４の周囲側面に
CVD−SiO2膜１０８′を残存させることによつ
て、ゲート電極１０４とドレイン領域との短絡を
招くことなく、ゲート電極１０４に対してセルフ
アラインでシヨツトキー接合形成のためのPtSi層
１１１を作ることができる。
１０，１１１を形成するためのPt膜１０９を蒸
着する前に、ゲート電極１０４の周囲側面に
CVD−SiO2膜１０８′を残存させることによつ
て、ゲート電極１０４とドレイン領域との短絡を
招くことなく、ゲート電極１０４に対してセルフ
アラインでシヨツトキー接合形成のためのPtSi層
１１１を作ることができる。
なお、上記実施例ではゲート電極をPtSiで形成
したが、これに限定されない。例えば、Ｗ、
Mo、Pd、Ptなどの金属、或いはPtを除くこれら
金属のシリサイド、その他Ｐ、As、Ｂなどの不
純物をドープした多結晶シリコンから形成しても
よい。
したが、これに限定されない。例えば、Ｗ、
Mo、Pd、Ptなどの金属、或いはPtを除くこれら
金属のシリサイド、その他Ｐ、As、Ｂなどの不
純物をドープした多結晶シリコンから形成しても
よい。
また、ドレイン領域で基板との間にシヨツトキ
ー接合を作る物質はPtSiに限らず、Ｗ、Mo、Pd
などの金属或いはそれらのシリサイドを挙げるこ
とができる。
ー接合を作る物質はPtSiに限らず、Ｗ、Mo、Pd
などの金属或いはそれらのシリサイドを挙げるこ
とができる。
更に、上記実施例ではシリコン基板を用いた
MOSトランジスタについて説明したが、絶縁基
板上に半導体膜を成長させたもの、例えばSOS基
板等を用いてもよく、或いはGe、GaAsなど他の
半導体基板を用いることも可能である。
MOSトランジスタについて説明したが、絶縁基
板上に半導体膜を成長させたもの、例えばSOS基
板等を用いてもよく、或いはGe、GaAsなど他の
半導体基板を用いることも可能である。
本発明の半導体装置は上記実施例の如きｐチヤ
ンネルMOSトランジスタに限らず、ｎチヤンネ
ルMOSトランジスタ、CMOS等にも同様に適用
できる。
ンネルMOSトランジスタに限らず、ｎチヤンネ
ルMOSトランジスタ、CMOS等にも同様に適用
できる。
〔発明の効果〕
以上詳述した如く、本発明によればチヤンネル
長の減少に伴なうしきい値電圧の低下やソース、
ドレイン間に印加可能な電圧の低下を改善できる
と共に、ソース領域からの電流供給能力の低下を
防止した高性能化、高集積度化を実現し得る
MOSトランジスタ等の半導体装置を提供できる。
長の減少に伴なうしきい値電圧の低下やソース、
ドレイン間に印加可能な電圧の低下を改善できる
と共に、ソース領域からの電流供給能力の低下を
防止した高性能化、高集積度化を実現し得る
MOSトランジスタ等の半導体装置を提供できる。
第１図はゲートチヤンネル長としきい値電圧と
の関係を示す特性図、第２図はゲートチヤンネル
長とソース、ドレイン間の最大印加可能電圧との
関係を示す特性図、第３図は従来のｐチヤンネル
MOSトランジスタを示す断面図、第４図は従来
の改良されたｐチヤンネルMOSトランジスタの
断面図、第５図は第４図のトランジスタの等価回
路図、第６図ａ〜ｊは本発明の一実施例であるｐ
チヤンネルMOSトランジスタを得るための製造
工程を示す断面図である。 １０１……ｎ型シリコン基板、１０２……フイ
ールド酸化膜、１０３……酸化膜、１０４……ゲ
ート電極、１０６……p+型拡散層、１１０，１
１１……PtSi層、１１４……Al配線。
の関係を示す特性図、第２図はゲートチヤンネル
長とソース、ドレイン間の最大印加可能電圧との
関係を示す特性図、第３図は従来のｐチヤンネル
MOSトランジスタを示す断面図、第４図は従来
の改良されたｐチヤンネルMOSトランジスタの
断面図、第５図は第４図のトランジスタの等価回
路図、第６図ａ〜ｊは本発明の一実施例であるｐ
チヤンネルMOSトランジスタを得るための製造
工程を示す断面図である。 １０１……ｎ型シリコン基板、１０２……フイ
ールド酸化膜、１０３……酸化膜、１０４……ゲ
ート電極、１０６……p+型拡散層、１１０，１
１１……PtSi層、１１４……Al配線。
Claims (1)
- 【特許請求の範囲】 １ 半導体層の表面にソース、ドレイン領域を互
に電気的に分離して設け、かつこれらソース、ド
レイン領域間に挾まれた部分を少なくとも含む領
域上にゲート絶縁膜を介してゲート電極を設けた
構造の半導体装置において、前記ソース、ドレイ
ン領域を半導体と金属もしくは金属シリサイドと
のシヨツトキー接合により形成すると共に、該ソ
ース領域の金属層もしくは金属シリサイド層の少
なくともゲード電極側部分を不純物拡散層で包囲
したことを特徴とする半導体装置。 ２ ソース領域に形成される不純物拡散層の拡散
深さが、表面の金属層もしくは金属シリサイド層
の厚みより深いことを特徴とする特許請求の範囲
第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8521282A JPS58201361A (ja) | 1982-05-20 | 1982-05-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8521282A JPS58201361A (ja) | 1982-05-20 | 1982-05-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58201361A JPS58201361A (ja) | 1983-11-24 |
| JPS6352784B2 true JPS6352784B2 (ja) | 1988-10-20 |
Family
ID=13852269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8521282A Granted JPS58201361A (ja) | 1982-05-20 | 1982-05-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58201361A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0549668U (ja) * | 1991-12-10 | 1993-06-29 | 株式会社アカデミック・ブレーン | 調理油用パッケージ |
-
1982
- 1982-05-20 JP JP8521282A patent/JPS58201361A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0549668U (ja) * | 1991-12-10 | 1993-06-29 | 株式会社アカデミック・ブレーン | 調理油用パッケージ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58201361A (ja) | 1983-11-24 |
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