JPH01191474A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置時にＬＤＤ　（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ　Ｄｒａｉｎ　）構造を有するＭ　ＯＳ型半
導体装置に関するものである。

〔従来の技術〕

従来のＭＯＳ型半導体装置の構造及び製造工程を図を用
いて説明する。

第４図及び第５図に、従来の構造及び接続部を示す０図
において、１は第一導電型の基板、２は第二導電型の拡
散層、２ａは該拡散層の濃度の低い領域、２ｂは該拡散
層の濃度の高い領域、３はゲート電極、４はゲート絶縁
膜、５は眉間絶縁膜、６はサイドウオール、７は第一の
配線層、８は第二の配線層、９は接続部（コンタクト部
）である。

ＬＤＤ構造とは、第４図に示すごとく、第二導電型から
なる拡散層２が濃度の低い領域２ａと、濃度の高い領域
２ｂからなり、領域２ａの濃度が低いためチャンネル領
域すなわちゲート絶縁膜４の下へ拡散が広がらずチャン
ネル長が確保でき、またこの領域２ａによりこの部分の
抵抗が領域２ｂより高くなるなめドレイン近傍で生ずる
電界を緩和し、この電界によってドレイン近傍上のゲー
ト絶縁膜中にキャリアが注入し捕獲されることにより生
ずる閾値等のトランジスタ特性の劣化いわゆるホットキ
ャリア現象を抑制できるため微細化に適するものである
。

また製造方法を、第６図（ａ）から第６図（ｅ）に示す
、第６図（ａ）は、従来の方法によりゲート電［！３を
ゲート絶縁膜４上に形成し、次に第６図（ｂ）のように
濃度の低い拡散領域２ａを形成し、さらに第６図（ｃ）
のようにサイドウオールを形成するための眉間絶縁膜６
ａを形成し、次いで異方性エツチングにより第６図（ｄ
）のようにサイドウオール６を形成し、次に第６図（ｅ
）のように濃度の高い拡散領域２ｂを形成するものであ
り、以上がＬＤＤ構造の形成方法である。

〔発明が解決しようとする課題〕

以上の如き従来のＭＯＳ型半導体装置の問題点として、
次の点が挙げられる。

（１）第７図に示す如く、２層間の接続部９は従来穴状
の開口部を形成していたが、そのため開口部つと１層目
配線層７の金属が短絡しないようにフォトリソグラフィ
ーの組合わせ余裕ａが必要であった。このことは高集積
化する上で、余裕ａが露光装置の能力で決定されるため
単純に小さく出来ず、ネックとなっていた。

（２）前項と同様の理由で、組合わせ余裕ａのために、
２層目配線層８の長さが縮小出来ず、この抵抗による伝
搬遅延のため高速化が出来ない。

（３）前記（１）項と同様の理由で、組合わせ余裕ａに
より寄生拡散容量が小さくならず高速化が出来ない。

本発明は、以上の如き問題点を解決する半導体装置及び
その製造方法を提供することを目的とすものである。

〔課題を解決するための手段〕

本発明は、ＬＤＤ構造を有するＭ　ＯＳ型半導体装置で
、第一導電型からなる基板上に形成された第二導電型か
らなる拡散層と多結晶シリコンまたは高融点金属または
ポリサイドからなる第一の配線層と金属等からなる第二
の配線層からなり、該拡散層と該第二の配線層の接続部
が該ＬＤＤ構遺を有する第一の配線層からなるゲートを
極部と隣接しかつ該第二の配線層がこの部分にて、該第
一の配線層と交差する構造において、該第二の配線層と
前記拡散層との該接続部の開孔部が、該拡散層のシリコ
ン表面と該電極部のｒｆｌＡ壁絶縁壁上縁膜界より大き
く形成されていることからなることを特徴とする半導体
装置であり、さらに前記第一の配線層と前記第二の配線
層との接続部分の前記開孔部において、該開孔部が該第
一の配線層からなる前記ゲート！極部上までいたってい
ることを特徴とする半導体装置である。

〔作　用〕

従来方法では、１層目配線間隔は第　図に示す如く、１
＋２ａとなる。ここで、 ｊニー層目配線層間の開口部の大きさ、ａ：合わせ余裕 しかしながら、本発明方法では、合わせ余裕を取る必要
がなく、第２図に示す如く加工制限される最小の配線間
隔でよい。

例えば、１層目の線幅及び間隔を夫々１．２μｍ、１．
２μｍ、合わせ余裕ａを１．０μｍ、１を１．２μｍと
すると、 従来方法：　ｊ　十２ａ＝　（１，２＋１゜０×２）μ
ｍ＝３．２μｍ本発明法：１．２μｍ となり、本発明法の場合、従来法の約半分以下となる。

本発明の半導体装置は以上の如く構成したので、チップ
面積が縮小出来、この分だけソース又はドレインの拡散
層の拡散面積が縮小され寄生容量が減少する。又同様に
この分だけ２層目の配線長が短くなり、配線抵抗が小さ
くなって、伝搬遅延が減少出来、高速化低コスト化に対
応出来る。

また、本発明の構造に於いて、パターン上では１合わせ
余裕ａはなくすことができるが、フォトリソガラフィー
における１層目配線層７と開口部９との合わせズレはま
だ存在する。それにより１層目と２層目の間の開口部内
の実質的な接触面積が小さくなってしまい接触抵抗が上
ってしまう。

このなめ開口部９の１層目配線層７上にまでいたるよう
にすることによりこの合わせズレに対する余裕をとり接
触抵抗の増大を防止するものである。

〔実　施　例〕

本発明の半導体装置の実施例を、Ｎチャンネル型ＭＯＳ
ＦＥＴを備えたＩＣに適用した例について説明する。

第１図および第２図は、夫々本発明の半導体装置および
その接続部の説明図である。

なお図において、第４図〜第６図中の符号と同符号は同
−又は相当部分を示すので繰返しの説明を省略する。ま
た図中で１０は第１層目配線と第２層目配線との眉間絶
縁膜であり、１１は側壁絶縁膜である。

第１図において、１は第４図と同じくシリコン単結晶か
らなるＰ−型半導体基板又はＮ−型半導体基板上に形成
されたＰ−領域である。２はＮ型のソース・ドレインと
なるべき拡り層で、２ａは濃度の低い拡散層、２ｂは濃
度の高い拡散層であり、３は絶縁膜４上の所定上面部に
設けられ主としてゲート電極として用いられる第一の配
線層であり、多結晶シリコン、高融点金属あるいはこの
高融点金属のシリサイド又は、これらの２層からなるポ
リサイドからなっている。４は主ととしてゲート絶縁膜
として用いられる、基板１上に設けられた絶縁膜であり
、５は第一の配線層にのみ形成された絶縁膜で、第１の
配線層と第２の配線層を電気的に分離するものである。

またこの膜は熱配化やＣＶＤにより形成されたＳ　ｉ　
０２　、ＣＶＤで形成されたＳ　ｉ　）　Ｎ　４等が用
いられる。６は主として第１の配線層の両側面部に異方
性エツチングにより設けられた絶縁性のサイドウオール
であり、ゲート電極部に於いてはソースおよびドレイン
として用いられる一対の半導体領域をより隔離し、実効
チャンネル長を充分に確保するためにこの時形成される
濃度の低い領域２ａと濃度の高い領域２ｂとにより成り
立っている。また１０は第一の配線層と第２の配線層と
の眉間絶縁膜であり、１１は第１の配線層３と第２の配
線層８との接触をとる開口部内にあるゲート；極３の側
壁の絶縁膜でゲート絶縁膜４の上部に異方性エツチング
により形成された側壁絶縁膜であり、この側壁絶縁膜は
第１としてＬＤＤ椹遣のサイドウオール、第２としてこ
のサイドウオールと眉間絶縁膜１０を異方性エツチング
で開口部（第２図に於いては９）を形成する際に該サイ
ドウオールと同様のメカニズムにて形成される側壁絶縁
膜との組み合わせによってできる側壁絶縁膜であり、こ
れらの違いが該開口部のエツチングの際のオーバーエツ
チングにより説明される。つまり、オーバーエツチング
が長いと眉間絶縁膜１０がゲート電極３の測定に於いて
も全てエツチングされ側壁絶縁膜１１はサイドウオール
のみとなり逆にエツチングの量をへらすと第２の状態と
なる。

本発明の半導体装置は第１図に示すが如く、（１）開口
部９は、第５図に示す様に、基板表面に於いて拡散層領
域とサイドウオール又は（Ｉｌ！ｌ壁絶縁膜１１の境界
より大きくあけられており、これによってデザインルー
ル上の合わせ余裕ａを全くとっていない、しかし、フォ
トリソグラフィーにおける合わせ余裕はまだ存在するた
め、これにより第１および第２の配線層の間の接続部の
開口部内の実質的な接触面積が小さくなってしまうため
接触抵抗が上がってしまうという問題もあったが、これ
は開口部の境界を第１の配線のゲート電極部３上まで至
るようにすることにより面避できた。

（２）上記（１）の様な構造を従来構造に於いて導入す
ると第一および第２の配線層が短絡してしまう。

ゆえに第２の配線層８が基板上の拡散層２との接続部に
おいて、サイドウオール又は側壁絶縁膜である１１によ
り自己整合的に第１の配線層３のゲート電極部と分離し
た。

（３）（２＞と同様な不具合を解決するため第１および
第２の配線層を従来の眉間絶縁膜１０以外にゲート電極
上の絶縁膜５によっても分離している。

等従来の装置とは異なるものである。

次に第３図（ａ）〜第３図（ｊ）に基づいて、本発明の
半導体装置の製造方法の一実施例について述べる０図に
おいて１２はフォトレジストパターンである。

本発明の半導体装置の製造方法は、 （１）先ず、第３図（ａ）に示す如く、Ｐ型の半導体基
板１の表面にゲート絶縁膜４を形成した後、酸化膜多結
晶シリコン層又は高融点金属又はこの２つの組合せから
なるポリサイド層のゲート電極層（１層目配線層７）を
形成する。

（２）次に第３図（ｂ）に示す如く、ゲート電極層７上
にＣＶＤにより絶縁膜５を形成する。（この場合、又は
ゲート電′ｊｆ１７層の酸化熱処理等によってもよく、
膜２には５ｉｆ２、Ｓｉ３Ｎ＜を用いる。） （３）第３図（ｃ）に示す如く、絶縁膜５上にフォトレ
ジストパターン１２を形成する。

（４）第３図（ｄ）に示す如く、反応性エツチング（Ｒ
ＩＥ）により、絶縁膜５をエツチング除去する６次に、
第３図（ｅ）に示す如く、同じく反応性エツチングによ
りゲート電極３を形成せしめ、フォトレジストパターン
１２を除去する。

（５）第３図（ｆ）に示す如く、ゲート電極３をマスク
として基板１にｓ１ｐ＋又は７５Ａ、＋のイオン打込み
により、ｎ−層（濃度の低い拡散層２ａ）を形成する。

（６）第３図（ｇ）に示す如く、ＣＶＤにより眉間絶縁
膜６ａをゲート電［！３上全面に形成する。

この絶縁膜はＳ　ｉ　Ｏ２又は５ｉｓＮ４を用いる。

（７）第３図（ｈ）に示す如く、全面を反応性エツチン
グにより全面エツチング除去し、サイドウオール６をゲ
ート電極３の側をに形成する。

（８）次に、第３図（ｉ）に示す如く、基板１に１１ｐ
＋又は”Ａｓ＋のイオン打込みを用いてｎ＋層（：Ｌ！
！４い拡散層２ｂ）を形成する。

（９）第３図（ｊ）に示す如く、ＣＶＤにより眉間絶縁
膜１０を形成する。この膜は５ｉＯｚ、又は５ｉｉＮ４
を用いる。

（１０）第３図（ｋ）に示す如く、前記層間絶縁膜１０
の所定部分の下の層間絶縁膜５及びサイドウオール６一
部をエツチングにより除去し、サイドウオール１１及び
接続部の開口部９を形成する。

尚、このとき層間絶縁膜５、サイドウオール６形成時の
オーバエツチング量、眉間絶縁膜１ｏと接続部の開口部
９とのエツチング条件を最適化することにより１層目配
線層７と２層目配線層８間の絶縁膜５又は１１が膜の最
小で５００Å以上に調節することにより両者間のリーク
を防止し、耐圧の確保をする。

（１１）最後に、第３図（！Ｊ）に示す如く、以下従来
方法により２層目配線金属層８を形成する。

以上の１２工程を・行うことにより本発明の半導体装置
の構造が実現出来た。

尚、本発明の実施例においては、Ｐ型基板に形成される
ｎチャンネル１〜ランシスターについて述べたが当然ｎ
型基板に形成されるＰチャンネルトランジスターにも適
用出来ることはいうまでもない。

〔発明の効果〕

本発明の半導体装置の構造を用いることにより、（１）
アライメント余裕を除くことが出来るため１層目配線間
の間隔が小さくなるため高密度化が実現できた。

（２）２層目配線長を短く出来るため配線抵抗が低減で
き配線遅延が減少できた。

（３）拡散層面積が減少できたため、これにより拡散層
容量の低減とこれによる２層目配線の寄生容量が低減出
来高速化が実現できた。

（４）全体的にチップ面積が小さくなり同一ウニバー内
の有効チップ数が増加しコストが低減できた。

等以上の様な特に高速化、低コスト化に大きな効果があ
った。

【図面の簡単な説明】

第１図および第２図は、本発明の半導体装置およびその
接続部の説明図、第３図（ａ）〜＜Ｓ＞は本発明の詳細
な説明図、第４図および第５図は従来の半導体装置の構
造および接続部の説明図第６図（ａ）〜＜２）は、ＬＤ
Ｄ構造の説明図でと ある。 １・・・Ｓｔ基板 ２・・・拡散層 ２ａ・・・濃度の低い拡散層 ２ｂ・・・濃度の高い拡散層 ３・・・第１の配線層のゲート電極部 ４・・・ゲート絶縁膜 ５・・・第１の配線層上にのみ形成された絶縁膜 ６・　・・サイドウオール ６ａ・・・サイドウオールを形成するための絶縁膜 ７・・・第１の配線層 ８・・・第２の配線層 ９・・・接続部 １０・・・第１および第２の配線層の眉間絶縁１１・・
・側壁絶縁膜 １２・・・フォトレジスト 尚、図中の同符号は同−又は相当部分を示す。 以　　上 第　１　図 男　２　口 塊　３　　図 齋　ら　図

Claims (2)

【特許請求の範囲】
1. （１）ＬＤＤ構造を有するＭＯＳ型半導体装置で、第一
   導電型からなる基板上に形成された第二導電型からなる
   拡散層と多結晶シリコンまたは高融点金属またはポリサ
   イドからなる第一の配線層と金属等からなる第二の配線
   層からなり、該拡散層と該第二の配線層の接続部が該Ｌ
   ＤＤ構造を有する第一の配線層からなるゲート電極部と
   隣接しかつ該第二の配線層がこの部分にて、該第一の配
   線層と交差する構造において、該第二の配線層と前記拡
   散層との該接続部の開孔部が、該拡散層のシリコン表面
   と該電極部の側壁絶縁膜との境界より大きく形成されて
   いることからなることを特徴とする半導体装置。
2. （２）前記第一の配線層と前記第二の配線層との接続部
   分の前記開孔部において、該開孔部が該第一の配線層か
   らなる前記ゲート電極部上までいたっていることを特徴
   とする第１項記載の半導体装置。