JPS61129872A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61129872A JPS61129872A JP59252511A JP25251184A JPS61129872A JP S61129872 A JPS61129872 A JP S61129872A JP 59252511 A JP59252511 A JP 59252511A JP 25251184 A JP25251184 A JP 25251184A JP S61129872 A JPS61129872 A JP S61129872A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特に半導体装置
における絶縁ゲート、キャパシタ等の形成方法に関する
。
における絶縁ゲート、キャパシタ等の形成方法に関する
。
半導体集積回路装置（ＩＣ）においては高集積化が重要
な課題である。
な課題である。
そのため例えば絶縁ゲート型半導体ＩＣ即ちＭＯ３ＩＣ
においては、これを構成するＭＯＳｌ−ランジスタの長
さ方向の寸法を縮小するためにショートチャネル化が進
められている。
においては、これを構成するＭＯＳｌ−ランジスタの長
さ方向の寸法を縮小するためにショートチャネル化が進
められている。
又幅方向の寸法を縮小するためにゲート酸化膜の厚さを
１００Å以下に縮小して該トランジスタのコンダクタン
スが高められ、且つこのようにゲート酸化膜厚を薄くす
ることによってショートチャネル化した際のパンチスル
ーが防止される。
１００Å以下に縮小して該トランジスタのコンダクタン
スが高められ、且つこのようにゲート酸化膜厚を薄くす
ることによってショートチャネル化した際のパンチスル
ーが防止される。
一方高集積化されるＭＯ３ＩＣにおいては、ゲート電極
のパターンニングに際してリアクティブ・イオンエツチ
ング法等のプラズマ・エッチング手段が用いられるが、
上記のようにＭＯＳｌ−ランジスタがショートチャネル
化し且つゲート酸化膜厚が薄くなった際には、上記エツ
チングに際してのプラズマによってソースやドレインと
なる領域の基板表面及びゲート電極下部のゲート酸化膜
端部がダメージを受け、リーク電流の増大、闇値電圧の
変動等により該トランジスタの信鎖性が損なわれるとい
う問題があり、これを防止する製造方法の開発が要望さ
れている。
のパターンニングに際してリアクティブ・イオンエツチ
ング法等のプラズマ・エッチング手段が用いられるが、
上記のようにＭＯＳｌ−ランジスタがショートチャネル
化し且つゲート酸化膜厚が薄くなった際には、上記エツ
チングに際してのプラズマによってソースやドレインと
なる領域の基板表面及びゲート電極下部のゲート酸化膜
端部がダメージを受け、リーク電流の増大、闇値電圧の
変動等により該トランジスタの信鎖性が損なわれるとい
う問題があり、これを防止する製造方法の開発が要望さ
れている。
従来高集積化されるＭＯ３ＩＣを形成する際には、第３
図（ａｌ乃至ｔｅｌの工程断面図を参照して説明する下
記の製造方法が用いられていた。
図（ａｌ乃至ｔｅｌの工程断面図を参照して説明する下
記の製造方法が用いられていた。
第３図（ａ）参照
即ち通常の選択イオン注入技術と選択酸化技術により例
えばｐ型シリコン基板１上にｐ゛゛チャネル・ストッパ
２を下部に有する素子間分離酸化膜３を形成した後、表
出されたｐ型シリコン基板１面即ち素子形成領域４上に
熱酸化法により所定厚さのゲート酸化膜５を形成する。
えばｐ型シリコン基板１上にｐ゛゛チャネル・ストッパ
２を下部に有する素子間分離酸化膜３を形成した後、表
出されたｐ型シリコン基板１面即ち素子形成領域４上に
熱酸化法により所定厚さのゲート酸化膜５を形成する。
第３図（ｂ）参照
次いで該基板上に化学気相成長（ＣＶＤ）法により多結
晶シリコン層６を形成し、燐（Ｐ）のイオン注入により
該多結晶シリコン層６に導電性を付与した後、該多結晶
シリコン層６上にレジスト膜を塗布形成し、通常のフォ
トプロセスにより該レジスト膜をパターンニングして該
多結晶シリコン層６上にゲート電極パターンに相当する
形状を有するレジスト・パターン７を形成する。
晶シリコン層６を形成し、燐（Ｐ）のイオン注入により
該多結晶シリコン層６に導電性を付与した後、該多結晶
シリコン層６上にレジスト膜を塗布形成し、通常のフォ
トプロセスにより該レジスト膜をパターンニングして該
多結晶シリコン層６上にゲート電極パターンに相当する
形状を有するレジスト・パターン７を形成する。
第３図（Ｃ１参照
次いで上記レジスト・パターンをマスクにしりアクティ
ブ・イオンエツチング法等のプラてマ・エツチング手段
により該レジスト・パターンの外に表出している多結晶
シリコン層６を選択的にエツチング除去して、該ゲート
酸化膜５上に多結晶シリコン・ゲート電極１０６を形成
する。
ブ・イオンエツチング法等のプラてマ・エツチング手段
により該レジスト・パターンの外に表出している多結晶
シリコン層６を選択的にエツチング除去して、該ゲート
酸化膜５上に多結晶シリコン・ゲート電極１０６を形成
する。
なおこの際、基板面内にエツチング・レートの分布が存
在するのでジャストエツチングは困難であり、基板面全
域上に多数形成される総てのケート電極を完全にパター
ンニングするため約３００人程度の厚さに相当するオー
バエツチングがなされる。
在するのでジャストエツチングは困難であり、基板面全
域上に多数形成される総てのケート電極を完全にパター
ンニングするため約３００人程度の厚さに相当するオー
バエツチングがなされる。
第３図（ｄ）参照
次いでレジスト・パターン７を除去した後、多結晶シリ
コン・ゲート電極１０６をマスクにして素子形成領域４
に選択的に砒素（Ａｓ”）をイオン注入し、熱処理を行
ってｎ＋型ソース領域８及びｎ゛型トドレイン領域９形
成する。
コン・ゲート電極１０６をマスクにして素子形成領域４
に選択的に砒素（Ａｓ”）をイオン注入し、熱処理を行
ってｎ＋型ソース領域８及びｎ゛型トドレイン領域９形
成する。
なお上記熱処理は後工程で燐珪酸ガラス（ＰＳＧ）絶縁
膜のりフロー処理が行われる場合は、通常その際の熱処
理で兼ねられる。
膜のりフロー処理が行われる場合は、通常その際の熱処
理で兼ねられる。
第３図（ｅ）参照
次いで表出しているゲート酸化膜５をウェット・エツチ
ング手段により除去した後、熱酸化によりソース、ドレ
イン領域８，９の表面及びゲート電極１０６の表面に不
純物ブロック用の酸化膜ｌＯを形成し、該基板上にＣＶ
Ｄ法によりＰＳＧ絶縁膜１１を形成し、該ＰＳＧ絶縁膜
１１にドライエツチング手段によりコンタクト窓１２を
形成し、ｇｌ ｐ ｓ ｃ絶縁膜１１上にソース領域８
．ドレイン領域９及び図示しないゲート電極等に対する
配線１３．１４等を形成する、一般に良く知られた方法
が用いられていた。
ング手段により除去した後、熱酸化によりソース、ドレ
イン領域８，９の表面及びゲート電極１０６の表面に不
純物ブロック用の酸化膜ｌＯを形成し、該基板上にＣＶ
Ｄ法によりＰＳＧ絶縁膜１１を形成し、該ＰＳＧ絶縁膜
１１にドライエツチング手段によりコンタクト窓１２を
形成し、ｇｌ ｐ ｓ ｃ絶縁膜１１上にソース領域８
．ドレイン領域９及び図示しないゲート電極等に対する
配線１３．１４等を形成する、一般に良く知られた方法
が用いられていた。
然し上記従来の方法でゲート酸化膜厚が１００Å以下の
ショートチャネルＭＯ５）ランジスタを形成しようとす
ると、ゲート電極をパターンニングする際のりアクティ
ブ・イオンエツチングにおける前述した基板面全域に形
成されるゲート電極を完全にパターンニングするための
オーバエツチングにおいて、シリコンと酸化膜（ＳｉＣ
ｈ）とのエツチング・レート比が例えば１０：工程度に
大きくとれる四弗化炭素（ＣＦ４）等をエツチング・ガ
スに選んでも、上記１００Å以下の薄いゲート酸化膜は
エツチング・ストッパの役目を完全に果たしきれない。
ショートチャネルＭＯ５）ランジスタを形成しようとす
ると、ゲート電極をパターンニングする際のりアクティ
ブ・イオンエツチングにおける前述した基板面全域に形
成されるゲート電極を完全にパターンニングするための
オーバエツチングにおいて、シリコンと酸化膜（ＳｉＣ
ｈ）とのエツチング・レート比が例えば１０：工程度に
大きくとれる四弗化炭素（ＣＦ４）等をエツチング・ガ
スに選んでも、上記１００Å以下の薄いゲート酸化膜は
エツチング・ストッパの役目を完全に果たしきれない。
そのため場所によって該ゲート酸化膜がエツチング除去
されソース及びドレインとなる基板面がプラズマによる
ダメージを強く受け、且つゲート電極下部のゲート酸化
膜の端部もダメージを受けるので、該ＭＯＳトランジス
タのリーク電流が増えたり、闇値電圧が変化してその信
顧性が低下するという問題を生ずる。
されソース及びドレインとなる基板面がプラズマによる
ダメージを強く受け、且つゲート電極下部のゲート酸化
膜の端部もダメージを受けるので、該ＭＯＳトランジス
タのリーク電流が増えたり、闇値電圧が変化してその信
顧性が低下するという問題を生ずる。
上記問題点の解決は、半導体基板上に絶縁膜を形成し、
該絶縁膜上に多結晶半導体層を形成し、該多結晶半導体
層及び該絶縁膜を選択的に除去して、該半導体基板上に
該絶縁膜を下部に有する多結晶半導体電極パターンを形
成するに際して、該多結晶半導体電極となる領域以外の
該多結晶半導体層をプラズマ・エッチングにより中途迄
除去し、次いで熱酸化により該電極となる領域以外の多
結晶半導体層の残層を完全に半導体酸化物層となし、次
いで該半導体酸化物層とその下部の絶縁膜を化学的に溶
解除去して該多結晶半導体電極に沿う該半導体基板面を
表出せしめる工程を有する、本発明による半導体装置の
製造方法によって達成される。
該絶縁膜上に多結晶半導体層を形成し、該多結晶半導体
層及び該絶縁膜を選択的に除去して、該半導体基板上に
該絶縁膜を下部に有する多結晶半導体電極パターンを形
成するに際して、該多結晶半導体電極となる領域以外の
該多結晶半導体層をプラズマ・エッチングにより中途迄
除去し、次いで熱酸化により該電極となる領域以外の多
結晶半導体層の残層を完全に半導体酸化物層となし、次
いで該半導体酸化物層とその下部の絶縁膜を化学的に溶
解除去して該多結晶半導体電極に沿う該半導体基板面を
表出せしめる工程を有する、本発明による半導体装置の
製造方法によって達成される。
即ち本発明の方法においては多結晶シリコン・ゲートを
極のパターンニングに際して、プラズマ・エッチング手
段により多結晶シリコン層を中途までパターンニングし
、残層を完全に熱酸化した後この酸化膜をウェット・エ
ツチングにより除去することによって、該多結晶シリコ
ン層を完全にパターンニングするものである。
極のパターンニングに際して、プラズマ・エッチング手
段により多結晶シリコン層を中途までパターンニングし
、残層を完全に熱酸化した後この酸化膜をウェット・エ
ツチングにより除去することによって、該多結晶シリコ
ン層を完全にパターンニングするものである。
そのためプラズマ・エッチングに際してのプラズマの衝
撃は上記多結晶シリコンの残層によって吸収され、ソー
ス領域及びドレイン領域が形成される基板面及びゲート
酸化膜に生ずるダメージは大幅に減少するので、該ダメ
ージによって生ずるリーク電流の増大や闇値電圧の変動
は防止され、ＭＯＳトランジスタの信頼性向上が図れる
。
撃は上記多結晶シリコンの残層によって吸収され、ソー
ス領域及びドレイン領域が形成される基板面及びゲート
酸化膜に生ずるダメージは大幅に減少するので、該ダメ
ージによって生ずるリーク電流の増大や闇値電圧の変動
は防止され、ＭＯＳトランジスタの信頼性向上が図れる
。
以下本発明を、図示実施例により具体的に説明する。
第１図（ａｌ乃至（ｆｌはＭＯＳｌ−ランジスタを形成
する際における一実施例の工程断面図で、第２図（ａｌ
乃至（＋１は１トランジスタ１キヤパシタ型メモリセル
を形成する際における一実施例の工程断面図である。
する際における一実施例の工程断面図で、第２図（ａｌ
乃至（＋１は１トランジスタ１キヤパシタ型メモリセル
を形成する際における一実施例の工程断面図である。
するには、従来の方法と同様に選択イオン注入技術及び
選択酸化技術を用いて、例えばｐ型シリコン基板１上に
、ｐ゛型チャネル・ストッパ２を下部に存する素子間分
離酸化膜３を形成し、次いで表出されたｐ型シリコン基
板１面即ち素子形成領域４上に熱酸化法により例えば５
０〜１００人程度の厚さのゲート酸化膜５を形成し、次
いで該基板上に、ＣＶＤ法により厚さ例えば５０００人
程度０多結晶シリコン層６を形成し、次いで従来同様ガ
ス拡散或いはイオン注入法により、該多結晶シリコン層
に燐（Ｐ）を導入し導電性を付与する。
選択酸化技術を用いて、例えばｐ型シリコン基板１上に
、ｐ゛型チャネル・ストッパ２を下部に存する素子間分
離酸化膜３を形成し、次いで表出されたｐ型シリコン基
板１面即ち素子形成領域４上に熱酸化法により例えば５
０〜１００人程度の厚さのゲート酸化膜５を形成し、次
いで該基板上に、ＣＶＤ法により厚さ例えば５０００人
程度０多結晶シリコン層６を形成し、次いで従来同様ガ
ス拡散或いはイオン注入法により、該多結晶シリコン層
に燐（Ｐ）を導入し導電性を付与する。
第１図（ｂｌ参照
次いで従来と同様、通常のフォトプロセスにより上記多
結晶シリコン層６上にゲート電極の形状に相当する形状
を有するレジスト・パターン７を形成し、 次いで、例えばエツチング・ガスにＣＦ、ガスを用いる
リアクティブ・イオンエツチング（Ｒ［Ｅ）法により、
該多結晶シリコン層６を上記レジスト・パターン７をマ
スクにして中途まで選択的にエツチング除去する。
結晶シリコン層６上にゲート電極の形状に相当する形状
を有するレジスト・パターン７を形成し、 次いで、例えばエツチング・ガスにＣＦ、ガスを用いる
リアクティブ・イオンエツチング（Ｒ［Ｅ）法により、
該多結晶シリコン層６を上記レジスト・パターン７をマ
スクにして中途まで選択的にエツチング除去する。
なお該エツチングにおける多結晶シリコン層６の残層の
厚さく１）は５００〜１０００人程度に選ぶのが適当で
ある。
厚さく１）は５００〜１０００人程度に選ぶのが適当で
ある。
第１図（Ｃ）参照
次いでレジスト・パターン７を除去した後、通常の熱酸
化手段により上記多結晶シリコンＮ６の残層を底面まで
完全に酸化し酸化シリコン層１５とする。
化手段により上記多結晶シリコンＮ６の残層を底面まで
完全に酸化し酸化シリコン層１５とする。
なおこの際ゲート電極となる多結晶シリコン・パターン
２０６の上面及び側面にも１０００〜２０００人程度の
厚さの酸化シリコン層１５が形成される。従ってこの分
の目減りを考慮して上記多結晶シリコン層６は厚めに形
成される。
２０６の上面及び側面にも１０００〜２０００人程度の
厚さの酸化シリコン層１５が形成される。従ってこの分
の目減りを考慮して上記多結晶シリコン層６は厚めに形
成される。
第１図（ｄｌ参照
次いで上記酸化シリコン層１５及びゲート電極となる多
結晶シリコン・パターン２０６の外に表出しているゲー
ト酸化膜５を弗酸系の液によるウェット・エツチング手
段により除去して基板１面を表出せしめることによって
、ゲート酸化■りを下部に有する多結晶シリコン・ゲー
ト電極１０６を形成する。
結晶シリコン・パターン２０６の外に表出しているゲー
ト酸化膜５を弗酸系の液によるウェット・エツチング手
段により除去して基板１面を表出せしめることによって
、ゲート酸化■りを下部に有する多結晶シリコン・ゲー
ト電極１０６を形成する。
第１図ｔｅｌ参照
次いで熱酸化によりソース及びドレイン領域が形成され
る基板１面に厚さ１０００人程度０ダメージ緩和用の酸
化シリコン膜１６を形成しくこの際ゲート電極上にも酸
化シリコン膜１６が形成される）、次いで該基板面に多
結晶シリコン・ゲート電極１０６をマスクにして選択的
に砒素（Ａｓ”）をイオン注入し、所定の熱処理を行っ
てｎ゛゛ソース領域８及びｎ゛型トドレイン領域９形成
する。
る基板１面に厚さ１０００人程度０ダメージ緩和用の酸
化シリコン膜１６を形成しくこの際ゲート電極上にも酸
化シリコン膜１６が形成される）、次いで該基板面に多
結晶シリコン・ゲート電極１０６をマスクにして選択的
に砒素（Ａｓ”）をイオン注入し、所定の熱処理を行っ
てｎ゛゛ソース領域８及びｎ゛型トドレイン領域９形成
する。
なお上記熱処理は後工程にＰＳＧ絶縁膜のりフロ一工程
が含まれるものについては、一般に該リフローに際して
の熱処理で兼ねられる。
が含まれるものについては、一般に該リフローに際して
の熱処理で兼ねられる。
第１図（ｆ）参照
次いで弗酸系の液により上記酸化シリコン膜１６をウォ
ッシュアウトした後、以後従来同様熱酸化により新たに
ソース、ドレイン領域８，９上及びゲート電極１０６の
表面に厚さ１０００人程度０ダ純物ブロック用酸化シリ
コン膜１０を形成し、該基板上にＰＳＧ絶縁膜１１を形
成し、該ＰＳＧ絶縁膜■１にコンタクト窓１２を形成し
、該ＰＳＧ絶縁膜ｌｌ上に上記コンタクト窓１２におい
てソース領域８．トレイン領域９及び図示しないゲート
電極等に接する配線１３．１４等を形成する。
ッシュアウトした後、以後従来同様熱酸化により新たに
ソース、ドレイン領域８，９上及びゲート電極１０６の
表面に厚さ１０００人程度０ダ純物ブロック用酸化シリ
コン膜１０を形成し、該基板上にＰＳＧ絶縁膜１１を形
成し、該ＰＳＧ絶縁膜■１にコンタクト窓１２を形成し
、該ＰＳＧ絶縁膜ｌｌ上に上記コンタクト窓１２におい
てソース領域８．トレイン領域９及び図示しないゲート
電極等に接する配線１３．１４等を形成する。
又ダイナミック型ランダムアクセス・メモリ （Ｄ−Ｒ
ＡＭ）等に配設される１トランジスタ・１キヤパシタ型
メモリセルは、例えば以下に示す工程により形成される
。
ＡＭ）等に配設される１トランジスタ・１キヤパシタ型
メモリセルは、例えば以下に示す工程により形成される
。
第２図（ａｌ参照
先ず前記実施例と同様にして例えばｐ型シリコン基板１
面にｐ゛゛チャネル・ストッパ２を下部に有する素子間
分離酸化膜３を形成し、表出する素子形成領域４面に厚
さ例えば１００人程０のキャパシタ酸化膜１７を形成し
、 次いで該基板上に゛厚さ例えば４０００人程度０一層目
の多結晶シリコン層１８を形成し、該多結晶シリコン層
１８に前述した方法により導電性を付与した後、咳多結
晶シリコン層１８上にキャパシタ電極パターンに対応す
るレジスト・パターン１９を形成する。
面にｐ゛゛チャネル・ストッパ２を下部に有する素子間
分離酸化膜３を形成し、表出する素子形成領域４面に厚
さ例えば１００人程０のキャパシタ酸化膜１７を形成し
、 次いで該基板上に゛厚さ例えば４０００人程度０一層目
の多結晶シリコン層１８を形成し、該多結晶シリコン層
１８に前述した方法により導電性を付与した後、咳多結
晶シリコン層１８上にキャパシタ電極パターンに対応す
るレジスト・パターン１９を形成する。
第２図（ｂ）参照
次いで上記レジスト・パターン１９をマスクにしりアク
ティブ・イオンエツチング（ＲＩ Ｅ）手段により該レ
ジスト・パターン１９の外に表出する該多結晶シリコン
層１８を５００〜１０００人程度の厚さｔまで選択的に
エツチング除去する。
ティブ・イオンエツチング（ＲＩ Ｅ）手段により該レ
ジスト・パターン１９の外に表出する該多結晶シリコン
層１８を５００〜１０００人程度の厚さｔまで選択的に
エツチング除去する。
第２図（Ｃ）参照
次いでレジスト・パターン１９を除去した後、熱酸化を
行い上記多結晶シリコン層重８の残層を底面迄完全に第
１の酸化シリコン層２０とする。この際キャパシタ電極
となる多結晶シリコン・パターン２１８の上面及び側面
にも１０００〜２０００人程度の厚さの第１の酸化シリ
コン層２０が形成される。
行い上記多結晶シリコン層重８の残層を底面迄完全に第
１の酸化シリコン層２０とする。この際キャパシタ電極
となる多結晶シリコン・パターン２１８の上面及び側面
にも１０００〜２０００人程度の厚さの第１の酸化シリ
コン層２０が形成される。
第２図（ｄ）参照
次いで弗酸系の液によるウニ・７ト・エツチング手段に
より上記第１の酸化シリコン層２０と多結晶シリコン・
パターン２１日から表出するキャパシタ酸化膜１７を除
去し基板１面を表出せしめることによって、キャパシタ
酸化膜１７を下部に有する多結晶シリコン・キャパシタ
電極１１８を形成する。
より上記第１の酸化シリコン層２０と多結晶シリコン・
パターン２１日から表出するキャパシタ酸化膜１７を除
去し基板１面を表出せしめることによって、キャパシタ
酸化膜１７を下部に有する多結晶シリコン・キャパシタ
電極１１８を形成する。
第２図（ｅｌ参照
次いで熱酸化により表出しているｐ型シリコン基板１面
に厚さ例えば５０〜１００人程度のゲート酸化膜５を形
成しくこの際多結晶シリコン・キャパシタ電極１１８の
表面にも前記ゲート酸化膜より厚い酸化シリコン膜１０
５が形成される）、次いで該基板上に厚さ例えば５００
０人程度０二層目の多結晶シリコン層２１を形成し、更
に該多結晶シリコン層２Ｉに前述した方法により導電性
を付与する。
に厚さ例えば５０〜１００人程度のゲート酸化膜５を形
成しくこの際多結晶シリコン・キャパシタ電極１１８の
表面にも前記ゲート酸化膜より厚い酸化シリコン膜１０
５が形成される）、次いで該基板上に厚さ例えば５００
０人程度０二層目の多結晶シリコン層２１を形成し、更
に該多結晶シリコン層２Ｉに前述した方法により導電性
を付与する。
第２図（ｆ）参照
次いで咳二層目の多結晶シリコン層２１上にゲート電極
パターンに対応するレジスト・パターン２２を形成し、
該レジスト・パターン２２をマスクにしりアクティブ・
イオンエツチング（ＲＩ Ｅ）手段により該レジスト・
パターン２２の外に表出する該多結晶シリコン層２１を
５００〜１０００人程度の厚さＬまで選択的にエツチン
グ除去する。
パターンに対応するレジスト・パターン２２を形成し、
該レジスト・パターン２２をマスクにしりアクティブ・
イオンエツチング（ＲＩ Ｅ）手段により該レジスト・
パターン２２の外に表出する該多結晶シリコン層２１を
５００〜１０００人程度の厚さＬまで選択的にエツチン
グ除去する。
第２図（ｇ）参照
次いでレジスト・パターン２２を除去した後、熱酸化を
行い上記多結晶シリコン層２１の残層を底面迄完全に第
２の酸化シリコン層２３とする。この際ゲート電極とな
る多結晶シリコン・パターン２２１の上面及び側面、及
びキャパシタ電極１１８の上部等にも１ｏｏｏ〜２００
０人程度の厚さの第２の酸化シリコン層２３が形成され
る。
行い上記多結晶シリコン層２１の残層を底面迄完全に第
２の酸化シリコン層２３とする。この際ゲート電極とな
る多結晶シリコン・パターン２２１の上面及び側面、及
びキャパシタ電極１１８の上部等にも１ｏｏｏ〜２００
０人程度の厚さの第２の酸化シリコン層２３が形成され
る。
第２図（ｈＪ参照
次いで弗酸系の液によるウェット・エツチング手段によ
り第２の酸化シリコン層２３及びその下部のゲート酸化
膜５及び酸化シリコン膜１０５を除去しドレインを形成
する基板１面を表出せしめることによって、多結晶シリ
コン・ゲート電極１０６を完成させる。
り第２の酸化シリコン層２３及びその下部のゲート酸化
膜５及び酸化シリコン膜１０５を除去しドレインを形成
する基板１面を表出せしめることによって、多結晶シリ
コン・ゲート電極１０６を完成させる。
第２図（ｉ）参照
次いで前記実施例同様な方法によりｎ゛゛ドレイン領域
９を形成し、不純物ブロック用酸化膜１０を形成し、Ｐ
ＳＧ絶縁膜１１を形成し、コンタクト窓１２を形成し該
ＰＳＧ絶縁膜ｌｌ上に上記ドレイン領域９に接続する配
線１４を形成する。
９を形成し、不純物ブロック用酸化膜１０を形成し、Ｐ
ＳＧ絶縁膜１１を形成し、コンタクト窓１２を形成し該
ＰＳＧ絶縁膜ｌｌ上に上記ドレイン領域９に接続する配
線１４を形成する。
以上第１．第２の実施例に示したように、本発明の方法
によれば、多結晶シリコンよりなるゲート電極やキャパ
シタ電極のパターンニングに際して、プラズマ・エッチ
ングはパターンニングの中途までしか用いられず、ゲー
ト酸化膜或いはキャパシタ酸化膜に接する部分の多結晶
シリコン層下層部はこれを酸化した後ウェット・エツチ
ング手段によって除去される。
によれば、多結晶シリコンよりなるゲート電極やキャパ
シタ電極のパターンニングに際して、プラズマ・エッチ
ングはパターンニングの中途までしか用いられず、ゲー
ト酸化膜或いはキャパシタ酸化膜に接する部分の多結晶
シリコン層下層部はこれを酸化した後ウェット・エツチ
ング手段によって除去される。
従ってゲート酸化膜やキャパシタ酸化膜の厚さに関係な
くプラズマ・エッチングが終了した時点で所要厚さの多
結晶シリコン層が残留せしめられているので、ソース、
ドレイン領域となる基板面がエツチングされたりダメー
ジを受けることがなく、且つゲート酸化膜やキャパシタ
酸化膜の端面もダメージを受けることがない。
くプラズマ・エッチングが終了した時点で所要厚さの多
結晶シリコン層が残留せしめられているので、ソース、
ドレイン領域となる基板面がエツチングされたりダメー
ジを受けることがなく、且つゲート酸化膜やキャパシタ
酸化膜の端面もダメージを受けることがない。
またソース、ドレイン領域となる基板面、ゲート酸イヒ
膜やキャパシタ酸化膜の端面等に接する多結晶シリコン
層の残層は酸化してウェット・エツチング手段により除
去されるので、この際それらの部分にダメージを与える
ことはない。
膜やキャパシタ酸化膜の端面等に接する多結晶シリコン
層の残層は酸化してウェット・エツチング手段により除
去されるので、この際それらの部分にダメージを与える
ことはない。
以上説明のように本発明の方法によれば、トランジスタ
幅の縮小及びショート・チャネルのパンチスルー防止の
目的でゲート酸化膜が極めて薄く形成される高集積度の
ＭＯ３ＩＣを形成する際のゲート電極のパターンニング
に際して、基板及びゲート酸化膜の端部にダメージを発
生させることがない。又キャパシタ電極のパターンニン
グに際してもキャパシタ酸化膜の端部やゲートが形成さ
れる領域にダメージが発生させることがない。
幅の縮小及びショート・チャネルのパンチスルー防止の
目的でゲート酸化膜が極めて薄く形成される高集積度の
ＭＯ３ＩＣを形成する際のゲート電極のパターンニング
に際して、基板及びゲート酸化膜の端部にダメージを発
生させることがない。又キャパシタ電極のパターンニン
グに際してもキャパシタ酸化膜の端部やゲートが形成さ
れる領域にダメージが発生させることがない。
従って、基板面のダメージによって生ずる電流リークは
防止され、且つゲート酸化膜やキャパシタ酸化膜等のダ
メージに捕獲される電荷によって生ずる闇値電圧やキャ
パシタ容量の変動等も防止されるので、高集積化される
ロジックやメモリ等のＭＯ３ＩＣの信頼性は向上する。
防止され、且つゲート酸化膜やキャパシタ酸化膜等のダ
メージに捕獲される電荷によって生ずる闇値電圧やキャ
パシタ容量の変動等も防止されるので、高集積化される
ロジックやメモリ等のＭＯ３ＩＣの信頼性は向上する。
第１図（ａｌ乃至（ｆ）はＭＯＳトランジスタを形成す
る際における一実施例の工程断面図、 第２図（ａ）乃至（１）は１トランジスタ１キヤパシタ
型メモリセルを形成する際における一実施例の工程断面
図、 第３図（ａｌ乃至（ｅｌは従来の方法お示す工程断面図
である、 図において、 １はｐ型シリコン基板、 ２はｐ゛゛チャネル・ストツバ、 ３は素子間分離酸化膜、 ４は素子形成領域、 ５はゲート酸化膜、 ６は多結晶シリコン層、 ７はレジスト・パターン、 ８はｎ゛゛ソース領域、 ９はｎ゛型トドレイン領域 １０は不純物ブロック用酸化膜、 １１は燐珪酸ガラス絶縁膜、 １２はコンタクト窓、 １３、１４は配線、 １５は酸化シリコン層、 １０６は多結晶シリコン・ゲート電極、を示す。
る際における一実施例の工程断面図、 第２図（ａ）乃至（１）は１トランジスタ１キヤパシタ
型メモリセルを形成する際における一実施例の工程断面
図、 第３図（ａｌ乃至（ｅｌは従来の方法お示す工程断面図
である、 図において、 １はｐ型シリコン基板、 ２はｐ゛゛チャネル・ストツバ、 ３は素子間分離酸化膜、 ４は素子形成領域、 ５はゲート酸化膜、 ６は多結晶シリコン層、 ７はレジスト・パターン、 ８はｎ゛゛ソース領域、 ９はｎ゛型トドレイン領域 １０は不純物ブロック用酸化膜、 １１は燐珪酸ガラス絶縁膜、 １２はコンタクト窓、 １３、１４は配線、 １５は酸化シリコン層、 １０６は多結晶シリコン・ゲート電極、を示す。
Claims (1)
- 半導体基板上に絶縁膜を形成し、該絶縁膜上に多結晶
半導体層を形成し、該多結晶半導体層及び該絶縁膜を選
択的に除去して該半導体基板上に該絶縁膜を下部に有す
る多結晶半導体電極パターンを形成するに際して、該多
結晶半導体電極となる領域以外の該多結晶半導体層をプ
ラズマ・エッチングにより中途迄除去し、次いで熱酸化
により該電極となる領域以外の多結晶半導体層の残層を
完全に半導体酸化物層となし、次いで該半導体酸化物層
とその下部の絶縁膜を化学的に溶解除去して該多結晶半
導体電極に沿う該半導体基板面を表出せしめる工程を有
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59252511A JPS61129872A (ja) | 1984-11-29 | 1984-11-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59252511A JPS61129872A (ja) | 1984-11-29 | 1984-11-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61129872A true JPS61129872A (ja) | 1986-06-17 |
Family
ID=17238383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59252511A Pending JPS61129872A (ja) | 1984-11-29 | 1984-11-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61129872A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0730736A (ja) * | 1993-06-24 | 1995-01-31 | Nec Corp | ファクシミリ装置 |
| US5843835A (en) * | 1996-04-01 | 1998-12-01 | Winbond Electronics Corporation | Damage free gate dielectric process during gate electrode plasma etching |
| FR2875334A1 (fr) * | 2004-09-10 | 2006-03-17 | Commissariat Energie Atomique | Procede de fabrication d'un transistor realise en couches minces |
| US7491644B2 (en) | 2004-09-10 | 2009-02-17 | Commissariat A L'energie Atomique | Manufacturing process for a transistor made of thin layers |
-
1984
- 1984-11-29 JP JP59252511A patent/JPS61129872A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0730736A (ja) * | 1993-06-24 | 1995-01-31 | Nec Corp | ファクシミリ装置 |
| US5843835A (en) * | 1996-04-01 | 1998-12-01 | Winbond Electronics Corporation | Damage free gate dielectric process during gate electrode plasma etching |
| FR2875334A1 (fr) * | 2004-09-10 | 2006-03-17 | Commissariat Energie Atomique | Procede de fabrication d'un transistor realise en couches minces |
| US7491644B2 (en) | 2004-09-10 | 2009-02-17 | Commissariat A L'energie Atomique | Manufacturing process for a transistor made of thin layers |
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