JPS5910576B2 - イオン注入方法 - Google Patents

イオン注入方法

Info

Publication number
JPS5910576B2
JPS5910576B2 JP52152517A JP15251777A JPS5910576B2 JP S5910576 B2 JPS5910576 B2 JP S5910576B2 JP 52152517 A JP52152517 A JP 52152517A JP 15251777 A JP15251777 A JP 15251777A JP S5910576 B2 JPS5910576 B2 JP S5910576B2
Authority
JP
Japan
Prior art keywords
area
chip
region
ion implantation
cutting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP52152517A
Other languages
English (en)
Other versions
JPS5396665A (en
Inventor
ハンス・ステフアン・ル−プレクト
ロバ−ト・オツト−・シユエンカ−
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS5396665A publication Critical patent/JPS5396665A/ja
Publication of JPS5910576B2 publication Critical patent/JPS5910576B2/ja
Expired legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/3115Doping the insulating layers
    • H01L21/31155Doping the insulating layers by ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Bipolar Transistors (AREA)
  • Dicing (AREA)
  • Electron Beam Exposure (AREA)
  • Element Separation (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 本発明は集積回路の製造に適したイオン注入方10法に
係る。
イオン注入は集積回路、特にバイポーラ型集積回路の製
造に於て増々重要性を増している技術である。
このバイポーラ技術に於ては、(1)注入量は多いが時
間サイクルが比較的短かい注入操作、及15び(2)0
.025mm以下の少くとも1つの横方向寸法を有する
開孔を経て不純物を注入するために有用なイオン注入技
術が増々必要とされて米ている。注入量は電流と時間と
の組合わせに依存するので、比較的短時間で多量の注入
量を達成するためには、200.5ma以上の電流を有
する高電流のイオン注入ビームを用いる必要が生じて来
る。高密度のLSI回路に必要とされるO、025nの
オーダーの寸法を有する電気的絶縁層中の開孔を経てそ
の様な高電流による導電型決定不純物のイオン注入が行
わ25れる場合には、この電気的絶縁層の1部が損傷又
は破壊されて、集積回路を動作不能にする電位の短絡が
生じる恐れが大きい。半導体集積回路を保護する電気的
絶縁層に於けるこの様な損傷又は破壊は一次イオン・ビ
ームを30形成する正イオンの電荷がこの絶縁層上に蓄
積されることによつて生じるものと考えられる。
この電荷の蓄積は高密度の正イオンを有する高電流のビ
ームに於て特に著しい。更に、イオンがそれを経て注入
される開孔が0.025慕薦のオーダーの小35さい横
方向寸法を有している場合には、半導体基板にぶつかる
正イオンによつて通常生じる二次電子が最小限になり、
従つて電荷の蓄積を防ぐためツ1部に正イオンの蓄積を
中和するには不充分な量の二次電子しか表面に生じない
ことになる。
従つて、本発明の目的は、絶縁層を破壊することなく、
高密度集積回路に必要とされる絶縁層中の微小な開孔を
経て行われるイオン注入方法を提供することである。
本発明の他の目的は、イオン注入されるべき集積回路上
の絶縁層を破壊することなく、高電流のビームを用いて
行われるイオン注入方法を提供することである。
本発明の更に他の目的は、集積回路上の絶縁層を破壊す
る正電荷の蓄積を生じることなく、高密度のLSI回路
の絶縁層中の比較的微小な開孔を経て行われるイオン注
入方法を提供することである。
本発明の上記及び他の目的は、複数個の集積回路チツプ
に分割されるべき複数個の相互に間隔を置いて配置され
たチツプ領域と上記チツプ領域を包囲して相互間を分離
させている切断領域とを有する半導体ウエハ中にイオン
注入を行う方法に於て、上記半導体ウエハ上に電気的絶
縁層が形成され、そして上記半導体ウエハの上記チツプ
領域を露出させるために上記チツプ領域上の上記絶縁層
中に複数個の開孔が形成され、又上記チツプ領域の開孔
に近接する上記切断領域を露出させるために上記切断領
域上の上記絶縁層中にも開孔が形成されている半導体ウ
エハ申にイオン注入を行う方法によつて達成される。
切断領域の開孔に於て露出されている領域全体がチツプ
領域の開孔に於て露出されている領域全体よりも大きく
なければならない。イオン・ビームが半導体ウエハに方
向付けられそして必要であればウエハ上を走査される。
このビームは、チツプ領域の開孔及び切断領域の開孔の
両方に於て露出されているウエハ中にイオンを注入する
に充分なエネルギを有している。後に、切断領域はウエ
ハを複数個のチツプに分割するために従来の方法で除去
される。本発明による方法は、高電流のイオン・ビーム
、即ち少くとも0.5maの電流を有するビームが注入
工程に於て用いられる場合に特に効果的である。
イオン注入がそれを経てチツプ領域中に行われる開孔の
領域全体よりも大きい全体の領域を有する開孔を切断領
域上の絶縁層中に形成することにより、ウエハ上の電気
的絶縁層の破壊が完全に除かノれることはなくとも相当
に減少され得ることが解つた。
本発明による方法は、イオン注入がそれを経て行われる
チツプ領域上の絶縁層中の開孔が0.025闘又はそれ
以下のオーダーの横方向寸法を有している場合に、そし
て高電流のビームが用いられている場合に、電荷の蓄積
による電気的絶縁層の破壊を防ぐために特に効果的であ
る。
次に、本発明による方法をその好実施例について更に詳
細に説明する。
第1図は従来の集積回路ウエハの1部のレイアウトを概
略的に示す平面図である。チツプ領域10は切断領域1
1により相互に分離されており、切断領域11はチツプ
の製造が完了したときウエハを複数個のチツプ10に分
割するために切断されるときに除去される。第1図に於
て鎖線で示されている部分が第2図に更に詳細に示され
ている。第2図及び第2図の線2A−2Aに於ける縦断
面図である第2A図に於て、チツプ領域10はウエハの
切断領域11により相互に分離されている。
チツプ領域10は、図示されていないが半導体基板上に
従来のエピタキシヤル付着方法により形成され得るエピ
タキシヤル・シリコン層のN型領域12を有している。
集積回路に形成されたバイポーラ型素子のためのベース
領域を成すP型領域13も又任意の従来の集積回路製造
技術によつて形成され得る。ウエハが、2酸化シリコン
層14と窒化シリコン層15との複合層から成る標準的
な電気的絶縁層で被覆される。第2A図に於て、後に除
去されるべきウエハの切断領域11が鎖線によつて示さ
れている。図を簡単にするために、通常集積回路内に形
成され得る。素子及び回路間の分離領域の如き他の領域
の多くは示されていない。この段階迄の構造体はこの分
野に於て周知である任意の従来の集積回路製造技術によ
つて形成され得る。この様な技術は例えば米国特許第3
539876号明細書に記載されている。N型不純物を
イオン注入することによつてN十型エミツタ領域を形成
するためのチツプ領域の開孔16が2酸化シリコン層1
4及び窒化シリコン層15中K形成される。2酸化シリ
コン層14と窒化シリコン層15との複合層から成る絶
縁層及びその様な絶縁層中に於ける開孔の形成はこの分
野に於て通常行われており、例えは米国特許第3956
527号明細書に於て詳細に記載されている。
前述の如く、LSI回路は例えば0.025闘又はそれ
以下の少くとも1つの横方向寸法を有する極めて微小な
開孔を必要とすることが多い。本実施例に於て、第2図
に於て交叉斜線で示されている開孔16は、1方の方向
に於て0.025mmの横方向寸法及び他方の方向に於
て約0.0076mmの横方向寸法を有するものと仮定
する。その様な微小な開孔が用いられた場合には、特に
高電流のビームの場合に、イオン注入中に2酸化シリコ
ン層14と窒化シリコン層とから成る絶縁層上に電荷が
蓄積されて、特に開孔16の領域に於ける絶縁層が破壊
される恐れがある。本発明による方法は切断領域の開孔
17に於てエピタキシヤル・シリコン層を露出させるた
めに開孔17を切断領域に形成することによつて上記問
題を解決する。上記開孔11は前述の方法を用いて開孔
16と同時に形成されることが好ましい。切断領域11
に於ける開孔17も又第2図に於て交叉斜線で示されて
いる。第2図から観察され得る様に、開孔17の領域全
体はチツプ領域の開孔16の領域全体よりも大きい。前
述の寸法を有するチツプ領域の開孔を用いた場合、最も
良い結果は、切断領域の開孔11の領域全体がチツプ領
域の開孔16の領域全体の少くとも5倍である場合に達
成される。又、チツプ領域の開孔16は切断領域の開孔
17から約10關以上離れていないことが好ましい。又
、イオン注入されるべきチツプ領域の開孔がイオン注入
の行われる領域全体の3%以下、特に1%以下、である
場合には、本発明による方法に従つて切断領域に開孔が
形成されないと、有害な電荷の蓄積の生じる恐れが極め
て大きいことが解つた。
切断領域に開孔が形成されるとき、チツプ領域の開孔と
切断領域の開孔との両方の領域全体が上記の3%以上で
あることが好ましい。チツプ領域の開孔及び切断領域の
開孔が図示されている如く形成された後、イオン・ビー
ムが矢印により示されている如くウエハの表面全体に亘
つて方向付けられるイオン注入工程がウエハの表面上に
施される。
第2B図に示されているN+型エミツタ領域18を形成
するため砒素イオン75A5+が導入され、それと同時
に切断領域中にN+型領域182が形成される。イオン
注入は、標準的なイオン注入装置、例えば米国特許第3
756862号明細書に記載されている型の装置、を用
いて行われ得る。
衝撃は、室温に於て、0.5ma乃至3maのイオン・
ビーム電流、約106イオン/C77fの注入量、及び
40KeVのエネルギを用いて行われる。それから、イ
オン注入された領域が任意の従来のアニール温度でアニ
ールされ、そして第2C図に示されている金属エミツタ
接点19、金属層20、及び絶縁層21の形成の如き、
集積回路チツプを完成するために必要な以後の工程が従
来の方法で施され得る。チツプの製造工程が完了した後
、ウエハが第2C図に示される如く切断領域を除去する
ために切断される。以上の説明に於ては、切断領域の開
孔17は切断領域全体に連続的に延びている様に示され
ているが、必ずしも切断領域にその様な連続的な延びる
開孔を形成する必要はない。
切断領域の1部を従来の方法でテスト素子に用いたい場
合には、その様なテスト素子を設けるために切断領域に
於ける開孔17が断続的に形成され得ることは勿論であ
る。切断領域の開孔17が連続的に形成されない様な場
合に於ても、切断領域の開孔17は、チツプ領域の開孔
16が切断領域の開孔17から約10mm以上は離れな
い様に配置されることが好ましい。
【図面の簡単な説明】
第1図は半導体ウエハのチツプ領域と切断領域との配置
を示すために典型的な半導体ウエハの1部を簡単に示し
ている概略的平面図であり、第2図は第1図に於て鎖線
で示されている部分を更に詳細に示している概略的平面
図であり、そして第2A図乃至第2C図は第2図の線2
A−2Aに於ける拡大された断面図であつて、本発明に
よる方法の説明に必要な集積回路の部分及び領域のみを
簡単に示している。 10・・・・・・チツプ領域、11・・・・・・切断領
域、12・・・・・・エピタキシヤル・シリコン層(N
型領域)、13・・・・・・P型領域、14・・・・・
・2酸化シリコン層、15・・・・・・窒化シリコン層
、16・・・・・・チツプ領域の開孔、17・・・・・
・切断領域の開孔、18・・・・・・N+型エミツタ領
域、182・・・・・・N+型領域、19・・・・・・
金属エミツタ接点、20・・・・・・金属層、21・・
・・・・絶縁層。

Claims (1)

    【特許請求の範囲】
  1. 1 複数個の集積回路チップに分割されるべき複数個の
    相互に間隔を置いて配置されたチップ領域と上記チップ
    領域を包囲して相互間を分割させている切断領域とを有
    する半導体ウェハ中に高電流イオン注入を行なう方法に
    おいて、上記チップ領域のイオン注入すべき部分を露出
    する開孔を上記ウェハ上の絶縁層に形成すると同時に又
    はその前後に上記切断領域を露出する開孔を上記絶縁層
    に形成し、その際、上記露出した切断領域の面積は、高
    電流イオン打込の際前記チップ領域の開孔付近の絶縁層
    の絶縁破壊を防止するに十分な2次電子が放出されるに
    十分な相対的大きさを上記露出したチップ領域の総面積
    に対して有するようにし、上記ウェハのチップ領域及び
    切断領域にほぼ同時に高電流イオン・ビームを照射する
    ことを特徴とする高電流イオン注入法。
JP52152517A 1977-01-31 1977-12-20 イオン注入方法 Expired JPS5910576B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US000000763789 1977-01-31
US05/763,789 US4076558A (en) 1977-01-31 1977-01-31 Method of high current ion implantation and charge reduction by simultaneous kerf implant

Publications (2)

Publication Number Publication Date
JPS5396665A JPS5396665A (en) 1978-08-24
JPS5910576B2 true JPS5910576B2 (ja) 1984-03-09

Family

ID=25068815

Family Applications (1)

Application Number Title Priority Date Filing Date
JP52152517A Expired JPS5910576B2 (ja) 1977-01-31 1977-12-20 イオン注入方法

Country Status (12)

Country Link
US (1) US4076558A (ja)
JP (1) JPS5910576B2 (ja)
BE (1) BE862557A (ja)
CA (1) CA1043474A (ja)
CH (1) CH632105A5 (ja)
DE (1) DE2801271C2 (ja)
ES (1) ES466448A1 (ja)
FR (1) FR2379163A1 (ja)
GB (1) GB1549971A (ja)
IT (1) IT1114183B (ja)
NL (1) NL7800851A (ja)
SE (1) SE425826B (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5839376B2 (ja) * 1978-10-30 1983-08-30 富士通株式会社 イオン注入法
US4249962A (en) * 1979-09-11 1981-02-10 Western Electric Company, Inc. Method of removing contaminating impurities from device areas in a semiconductor wafer
US4463255A (en) * 1980-09-24 1984-07-31 Varian Associates, Inc. Apparatus for enhanced neutralization of positively charged ion beam
US4453086A (en) * 1981-12-31 1984-06-05 International Business Machines Corporation Electron beam system with reduced charge buildup
JPS60198721A (ja) * 1984-03-22 1985-10-08 Fujitsu Ltd 半導体装置の製造方法
US5136171A (en) * 1990-03-02 1992-08-04 Varian Associates, Inc. Charge neutralization apparatus for ion implantation system

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49118367A (ja) * 1973-03-12 1974-11-12

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3507709A (en) * 1967-09-15 1970-04-21 Hughes Aircraft Co Method of irradiating dielectriccoated semiconductor bodies with low energy electrons
NL6715013A (ja) * 1967-11-04 1969-05-06
US3701696A (en) * 1969-08-20 1972-10-31 Gen Electric Process for simultaneously gettering,passivating and locating a junction within a silicon crystal
JPS4819113B1 (ja) * 1969-08-27 1973-06-11
US3728161A (en) * 1971-12-28 1973-04-17 Bell Telephone Labor Inc Integrated circuits with ion implanted chan stops
US3790412A (en) * 1972-04-07 1974-02-05 Bell Telephone Labor Inc Method of reducing the effects of particle impingement on shadow masks

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49118367A (ja) * 1973-03-12 1974-11-12

Also Published As

Publication number Publication date
SE425826B (sv) 1982-11-08
GB1549971A (en) 1979-08-08
DE2801271A1 (de) 1978-08-03
NL7800851A (nl) 1978-08-02
DE2801271C2 (de) 1988-01-21
CH632105A5 (de) 1982-09-15
SE7800954L (sv) 1978-08-01
BE862557A (fr) 1978-04-14
FR2379163B1 (ja) 1980-12-19
US4076558A (en) 1978-02-28
ES466448A1 (es) 1978-10-16
JPS5396665A (en) 1978-08-24
FR2379163A1 (fr) 1978-08-25
CA1043474A (en) 1978-11-28
IT1114183B (it) 1986-01-27

Similar Documents

Publication Publication Date Title
CA1294377C (en) Fabrication of customized integrated circuits
US6245636B1 (en) Method of formation of pseudo-SOI structures with direct contact of transistor body to the substrate
EP0076161A2 (en) Process for manufacturing a multi-layer semiconductor device
JPS5910052B2 (ja) イオン注入法
JPS60501083A (ja) 半導体装置の製造方法
JPH0697665B2 (ja) 集積回路構成体の製造方法
CN110114861A (zh) 半导体装置的制造方法
EP0386798A2 (en) A method for forming a channel stopper in a semiconductor structure
JPS5910576B2 (ja) イオン注入方法
US6479337B2 (en) Semiconductor device including a charge-dispersing region and fabricating method thereof
US5599731A (en) Method of forming a field oxide film in a semiconductor device
US5841163A (en) Integrated circuit memory devices having wide and narrow channel stop layers
KR20000067772A (ko) 정전기방전 방지장치
US4474623A (en) Method of passivating a semiconductor body
US5286978A (en) Method of removing electric charge accumulated on a semiconductor substrate in ion implantation
US5780347A (en) Method of forming polysilicon local interconnects
JPH05304154A (ja) 半導体装置
US20060270161A1 (en) Method of reducing charging damage to integrated circuits during semiconductor manufacturing
US20020037651A1 (en) Method for minimizing damage of process charging phenomena
US6255153B1 (en) Method of manufacturing a semiconductor device
GB2320805A (en) Dram with reduced junction leakage current
JP2723221B2 (ja) 半導体装置の製造方法
JP4255142B2 (ja) 半導体装置
JPS60263466A (ja) Mos型半導体装置とその製造方法
Rupprecht et al. High current ion implantation in semiconductors