DE2801271C2 - Verfahren zum Implantieren von Ionen in ein Halbleitersubstrat - Google Patents

Verfahren zum Implantieren von Ionen in ein Halbleitersubstrat

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Description

Die Erfindung betrifft ein Verfahren zum Herstellen von integrierten Schaltkreisen in Bereichen von Halbleiterplättchen, bei dem Ionen eines die Leitfähigkeit bestimmenden Dotierungsmaterials unter Verwendung einer Öffnungen über den Bereichen aufweisenden Implantationsmaske aus einem dielektrischen Material selektiv in das Halbleitermaterial implantiert werden und bei dem in einem späteren Verfahrensschritt durch Trennen der Halbleiterplättchen aus den Bereichen Chips erzeugt werden, wobei Kerbbereiche, welche die Bereiche umgeben und voneinander trennen, wegfallen.
Ein derartiges Verfahren ist z. B. aus IEEE Journal of Solid-State Circuits, Vol. SC-10, No. 4, August 1975, S. 197—200, bekannt.
Bei der Herstellung von integrierten Schaltkreisen,
insbesondere von solchen, welche bipolare Bauteile enthalten, besteht ein zunehmendes Bedürfnis erstens nach lonenimplantations-Operationen, welche es erlauben, relativ schnell hohe Dosen von Verunreinigungen zu implantieren, und zweitens nach einer lonenimplan-
tationstechnologie, welche dafür geeignet ist, Verunreinigungen durch Öffnungen einzuführen, welche eine laterale Abmessung haben, welche nicht größer als 25,4 μπι ist. Da sich die Implantationsdosis aus der Kombination von Ionenstrom und Bestrahlungszeit ergibt, ist es notwendig, um in relativ kurzer Zeit eine hohe Dosis zu erreichen, daß sich die Technologie in Richtung auf Hochstrom-Ionenimplantationsstrahlen, welche lonenströme >0,5 mA haben, entwickelt. Es ist gefunden worden, daß, wenn solche Hochstrom-Ionen-
Implantationen von die Leitfähigkeit bestimmenden Verunreinigungen durch Öffnungen in isolierenden Schichten vorgenommen werden, wobei diese Öffnungen Abmessungen in der Größenordnung von 25,4 μπι haben, wie sie bei hochintegrierten Großintegralions-
schaltungen notwendig sind, eine beachtliche Beeinträchtigung bzw. Zerstörung von Teilen dieser elektrisch isolierenden Schicht auftritt, was potentielle Kurzschlüsse zur Folge hat, welche die integrierten Schaltungen funktionsunfähig machen.
Wir glauben, daß diese Beeinträchtigung bzw. Zerstörung der elektrisch isolierenden Schicht, welche den integrierten Schaltkreis beschützt, von einer Ladungsanhäufung auf dieser isolierenden Schicht herrührt, wobei diese Ladung aus den positiven Ionen
besteht, welche den primären Ionenstrahl bilden. Diese Ladungsanhäufung ist besonders ausgeprägt bei der Anwendung von Hochstromionenstrahlen, welche eine hohe Dichte von positiven Ionen aufweisen. Es kommt hinzu, daß, wenn die Öffnungen, durch welche die Ionen implantiert werden sollen, kleine laterale Abmessungen in der Größenordnung von 25,4 μπι haben, die Anzahl von Sekundärelektronen, welche normalerweise von Positivionen, welche auf ein Haibleitsrsubstrat auftreffen, erzeugt werden, auf ein Minimum reduziert wird
und daß deshalb eine ungenügende Anzahl solcher Sekundärelektronen an der Oberfläche zum Neutralisieren der Anhäufung von Positivionen und zum Verhindern des Ladungsaufbaus verfügbar sind. Die oben gegebene Erklärung der bei den Ionenim-
plantationsverfahren gemäß dem Stand der Technik gefundenen Effekte wird gestützt durch den Inhalt der US-Patentschrift 35 07 709. Dort wird ein Ionenimplantationsverfahren unter Verwendung einer Maske aus einem dielektrischen Material, z. B. SiO2 oder Si3N4, bei
welchem das Problem der Aufladung dadurch gelöst wird, daß die dielektrische Schicht mit Elektronen aus einer zusätzlichen, nahe dem Halbleitersubstrat angeordneten Elektronenquelle bestrahlt wird. Es leuchtet ein, daß diese Maßnahme einen nicht unerheblichen
zusätzlichen apparativen Aufwand erfordert
Es ist die Aufgabe der Erfindung, ein Ionenimplantationsverfahren anzugeben, welches im Rahmen der Herstellung integrierter Schaltkreise Verwendung findet, bei welchem ein Durchbruch der aus einem
dielektrischen Material bestehenden lonenimplantationsmasken vermieden wird, ohne daß zusätzliche Verfahrensschritte und Vorrichtungen notwendig sind, und welches einfach und in einer fabrikmäßigen
Fertigung einsetzbar ist
Diese Aufgabe wird bei einem Verfahren der eingangs genannten Art mit den Merkmalen des kennzeichnenden Teils des Anspruchs 1 gelöst Bei dem erfindungsgemäßen Verfahren wird eine Anhäufung positiver Ladungen vermieden, wodurch ein Durchbruch verhindert wird Dies trifft auch zu, wenn, wie dies bei dicht gepackten Großintegration:-i,chaltungen notwendig ist in den öffnungen im Chipbereich, durch welche Ionen implantiert werden sollen, die größte laterale Dimension <25,4μπι ist Ein besonderer Vorteil des erfindungsgemäßen Verfahrens liegt darin, daß die zusätzlichen öffnungen im Kerbbereich liegen, der beim Zerteilen der Plättchen in die einzelnen Chips ohnehin verlorengeht Deshalb muß für das erfindungsgemäße Verfahren kein Platz geopfert werden, welcher für die integrierten Schaltungen benötigt wird. Bei der Anwendung des erfindungsgemäßen Verfahrens wird zum Implantieren eine übliche lonenimplantationsvorrichtung verwendet, in der ein Ionenstrahl auf das Halbleiterplättchen gerichtet wird, welchen man, wenn dies notwendig ist, mittels einer Ablenkvorrichtung das Halbleiterplättchen überstreichen läßt.
Das erfindungsgemäße Verfahren ist insbesondere dann vorteilhaft, wenn bei hohen lonenströmen, d. h. bei Stromstärken > 0,5 mA, gearbeitet wird. Es ist dabei gefunden worden, daß, wenn die Gesamtfläche der öffnungen im Kerbbereich größer ist als die Gesamtfläche der öffnungen im Bereich der Chips ein Durchbrechen der elektrisch isolierenden Schicht über den Plättchen stark reduziert, wenn nicht vollständig eliminiert wird. Das erfindungsgemäße Verfahren kann auch dann mit sehr guten Ergebnissen angewandt werden, wenn bei hohen Strömen implantiert wird und die Maskenöffnungen im Chipbereich die oben angegebenen kleinen Abmessungen haben.
Weitere vorteilhafte Ausgestaltungen des erfindungsgemäßen Verfahrens ergeben sich aus den Unteransprüchen.
Die Erfindung wird anhand von durch Zeichnungen erläuterten Ausführungsbeispielen beschrieben. Es zeigt F i g. 1 in schematischer Darstellung einen Ausschnitt aus einem typischen Halbleiterplättchen in Aufsicht, wobei eine Vereinfachung vorgenommen worden ist, um die Anordnung der Chips und des Kerbbereichs aufzuzeigen,
F i g. 2 eine detailliertere schematische Darstellung eines kleinen Ausschnitts aus dem in der F i g. 1 gezeigten Plättchenbereichs in Aufsicht,
Fig.2Abis2CichematischevergrößerteQuerschnitte entlang der in der F i g. 2 mit »2A-2A« bezeichneten Linie. Die F i g. 2A bis 2C sind vereinfacht worden, um nur die für die Erläuterung der vorliegenden Erfindung wichtigen Teile und Bereiche der integrierten Schaltkreise zu zeigen.
F i g. 1 zeigt in schematischer Aufsicht einen Entwirf eines Ausschnitts aus einem konventionellen Plättchen mit integrierten Schaltkreisen. Die Chips 10 sind voneinander durch einen Kerbbereich 11 getrennt, welcher wegfällt wenn das Plättchen iiach dem eo Abschluß der Chipherstellung zersägt wird, um das Plättchen in eine Vielzahl von Chips 10 aufzuteilen. Der in der Fig. 1 bezeichnete Abschnitt ist detaillierter in der F i g. 2 gezeigt.
Zunächst sollen anhand der Fig. 2 und des in der F i g. 2A gezeigten Querschnitts Erläuterungen gegeben werden. Die Chips 10 sind voneinander durch einen Kerbbereich U getrennt. Zu den Chips gehört ein N-dotierter Bereich 12, welcher durch epitaxiales Aufwachsen auf ein nicht gezeigtes Halbleitersubstrat erzeugt werden kann. Die P-dotierten Bereiche 13, welche den Basisbereich von bipolaren Bauteilen bilden, welche Teil der integrierten Schaltkreise sind, können auch durch irgendwelche, in der Halbleitertechnologif» üblichen Methoden erzeugt weiden. Das Plättchen ist mit einer Standardschicht aus elektrisch isolierendem Material bedeckt, welches aus einer unteren Schicht 14 aus Siliciumdioxid 14 und einer oberer: Schicht 15 aus Siliciumnitrid zusammengesetzt ist In der Fig. 2A ist der Kerbbereich, welcher anschließend entfernt werden soll, durch strichgepunktete Linien eingerahmt. Um die Darstellung zu vereinfachen, wurden viele andere Bereiche, welche man normalerweise innerhalb eines integrierten Schaltkreises erwartet, beispielsweise Isolationszonen zwischen Bauteilen und Schaltkreisen, nicht gezeigt.
Die öffnungen 16, durch welche hindurch die Emitter vom N+-Typ gebildet werden sollen, indem Verunreinigungen, welche eine Leitfähigkeit vom N-Typ erzeugen, mittels Ionenimplantation eingeführt werden, werden durch die Isolierschichten 14 und 15 hindurch gebildet. Im vorliegenden Seispiel wollen wir annehmen, daß die öffnungen 16 eine laterale Abmessung von 25,4 μηι in der schmalen Richtung und eine laterale Abmessung von ungefähr 7,62 μπι in der anderen Richtung haben.
Beim Vo'liegen solch winziger Öffnungen ist die Tendenz zur Bildung von Ladungsansammlungen auf der Isolierschicht 14,15 während der Ionenimplantation vorhanden. Dies trifft insbesondere zu, wenn Hochstromionenstrahlen benutzt werden, welche die Isolierschicht insbesondere in den Bereichen der öffnungen 16 durchschlagen können. Die vorliegende Erfindung löst dieses Problem, indem öffnungen 17 in der Implantationsmaske 14, 15 über den Kerbbereichen erzeugt werden, wodurch die epitaxial erzeugte Siliciumschicht 12 in den öffnungen 17 im Kerbbereich freigelegt wird. Bevorzugt werden die öffnungen 17 gleichzeitig mit den öffnungen 16 erzeugt. Die Öffnungen 17 im Kerbbereich 11 sind in der Fig.2 kreuzweise schraffiert gezeigt. Wie man aus der Fig. 2 ersieht, ist die Gesamtfläche der öffnungen 17 größer als die Gesamtfläche der öffnungen 16 auf dem Chip. Beim Vorliegen von öffnungen auf dem Chip mit den oben angegebenen Abmessungen werden die besten Ergebnisse erzielt, wenn die Gesamtfläche der Öffnungen 17 im Kerbbereich mindestens 5mal größer ist als die Gesamtfläche der öffnungen 16 auf den Chips. Es wird auch bevorzugt, daß keine der Öffnungen 16 mehr als 10,16 mm von einer öffnung 17 im Kerbbereich entfernt ist.
Es wurde auch festgestellt, daß, wenn die Gesamtfläche der öffnungen auf dem Chip, in welche Ionen implantiert werden sollen, kleiner als 3% und insbesondere kleiner als 1% der Gesamtfläche ist, über welcher die Ionenimplantation stattfindet, die Tendenz zum zerstörerischen Ladungsaufbau sehr ausgeprägt ist, wenn nicht der Kerbbereich entsprechend der vorliegenden Erfindung freigelegt wird. Dabei wird bevorzugt, daß die Gesamtfläche der öffnungen auf dem Chip plus den öffnungen im Kerbbereich mindestens 3% der dem Ionenstrahl ausgesetzten Fläche ausmacht
Wenn die öffnungen 16 und die öffnungen 17 — wie gezeigt — erzeugt worden sind, wird die Oberfläche des Plättchens einem Ionenimplantationsschritt unterworfen, wobei ein Ionenstrahl auf die Oberfläche der Plättchen gerichtet wird, wie es durch die Pfeile in
F i g. 2A angedeutet ist. Zur Bildung der N + - Emitterbereiche 18 und des zwangsläufig gebildeten N+ -Bereichs 18' im Kerbbereich werden Arsenionen 75As+ implantiert (siehe Fig. 2B). Die Implantation wird bei Raumtemperatur mit einer Energie von 40 KeV, einem lonenstrahlstrom von 0,5 bis 3 mA und einer Dosis von etwa 1O6 Ionen pro cm2 durchgeführt. Dann wird der ionenimplantierte Bereich getempert und anschließend folgen alle notwendigen Schritte, um ein Chip mit integrierten Schaltkreisen in der üblichen Weise fertigzustellen. Beispielsweise werden Metallemitterkontakte 19, eine Metallisierungsschicht 20 und eine Isolierschicht 21 erzeugt (siehe F i g. 2C). Nach dem Abschluß der Chipherstellung werden die Plättchen
zersägt, wobei der Kerbbereich, wie es die F i g. 2C zeigt, wegfällt.
Zwar sind bei der Beschreibung der vorliegenden Erfindung die Öffnungen 17 im Kerbbereich so dargestellt worden, daß sie die Chips vollständig einrahmen. Es können aber die Öffnungen 17 im Kerbbereich auch Unterbrechungen aufweisen, ζ. Β. wenn es erwünscht ist, Teile des Kerbbereichs für Testschaltungen der konventionellen Art zu benutzen. Aber auch dann, wenn die Öffnungen 17 nicht durchgehend sind, wird es bevorzugt, daß die öffnungen im Kerbbereich so angeordnet sind, daß keine Öffnung im Chipbereich mehr als 10,16 mm von einer Öffnung 17 im Kerbbereich entfernt ist.
Hierzu 2 Blatt Zeichnungen

Claims (8)

Patentansprüche:
1. Verfahren zum Herstellen von integrierten Schaltkreisen in Bereichen von Halbleiterplättchen, bei dem Ionen eines die Leitfähigkeit bestimmenden Dotierungsmaterials unter Verwendung einer Offnungen über den Bereichen aufweisenden Implantationsmaske aus einem dielektrischen Material selektiv in das Halbleitermaterial implantiert werden und bei dem in einem späteren Verfahrensschritt durch Trennen der Halbleiterplättchen aus den Bereichen Chips erzeugt werden, wobei Kerbbereiche, welche die Bereiche umgeben und voneinander trennen, wegfallen, dadurch gekennzeichnet daß in der Implantationsmaske (14, 15) zusätzlich Öffnungen (17) über den Kerbbereichen (11) erzeugt werden, durch die das Dotierungsmaterial implantiert wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Maskenmaterial aus einer unteren Schicht (14) aus SiO2 und einer oberen Schicht (15) aus Si3N4 aufgebaut wird.
3 Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Gesamtfläche der Offnungen (17) im Kerbbereich (U) größer ist als die Gesamtfläche der Öffnungen (16) im Bereich der Chips (10).
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß bei lonenströmen von > 0,5 mA gearbeitet wird.
5 Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Gesamtfläche der Öffnungen (17) über den Kerbbereichen (11) mindestens fünfmal größer ist als die Gesamtfläche der Öffnungen (16) über den Chipbereichen (10).
6 Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Öffnungen (17) über den Kerbbereichen (11) so ausgelegt werden, daß die Gesamtfläche der Öffnungen (16,17) in dem Maskenmaterial (14, 15) mindestens 1% der dem Ionenstrahl ausgesetzten Fläche ausmacht.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Öffnungen (17) über den Kerbbereichen (11) so ausgelegt werden, daß die Gesamtfläche der Öffnungen (16,17) in dem Maskenmatenal (14, 15) mindestens 3% der dem Ionenstrahl ausgesetzten Fläche ausmacht
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Schaltkreise auf der Substratoberfläche so ausgelegt werden, daß jede der Öffnungen (16) über den Chipbereichen (10) höchstens 10,16 mm von einer der Öffnungen (17) über den Kerbbereichen (11) entfernt ist.
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