DE2912535A1 - Verfahren zur herstellung eines mis-feldeffekt-transistors mit einstellbarer, extrem kurzer kanallaenge - Google Patents

Verfahren zur herstellung eines mis-feldeffekt-transistors mit einstellbarer, extrem kurzer kanallaenge

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DE2912535A1 DE19792912535 DE2912535A DE2912535A1 DE 2912535 A1 DE2912535 A1 DE 2912535A1 DE 19792912535 DE19792912535 DE 19792912535 DE 2912535 A DE2912535 A DE 2912535A DE 2912535 A1 DE2912535 A1 DE 2912535A1
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Description

SIEMENS AKTIENGESELLSCHAFT Unser Zeichen Berlin und München VPA
79 P 7 O 4 2 BRD
Verfahren zur Herstellung eines MIS-Feldeffekttransistors mit einstellbarer, extrem kurzer Kanallänge.
Die vorliegende Patentanmeldung betrifft ein Verfahren zur Herstellung eines MIS-Feldeffekttransistors mit einstellbarer, extrem kurzer Kanallänge, bei dem auf der Oberfläche eines Halbleitersubstrats eine isolierende Schicht und darauf eine Gate-Elektrodenschicht aufgebracht wird, bei dem ferner in dem Halbleitersubstrat ein Drain- und ein Source-Gebiet vom ersten Leitungstyp und ein zweites dotiertes Gebiet vom zweiten Leitungstyp, welches das Source-Gebiet mindestens in Richtung auf das Drain-Gebiet hin umschließt und seitlich von dem Source-Gebiet an die Substratoberfläche angrenzt durch Ionenimplantation erzeugt wird, und wobei das Kanalgebiet durch denjenigen Zwischenbereich des Halbleitersubstrats gegeben ist, der zwischen dem an die Substratoberfläche angrenzenden äußeren Rand des zweiten dotierten Gebietes und dem ihm benachbarten Rand des Source-Gebietes liegt.
Edt 1 Plr/28.3.1979
030040/0465
-/- VPA 79 P7 04 2 BRD
Die Verkleinerung der Struktur von MOS-Bauelementen bringt ungewollt eine Beeinträchtigung des elektrischen Verhaltens der Elemente mit sich, was sich z. B. in einer Verschiebung der Einsatzspannung, dem Durchgriff der Drain-Spannung (punch through) und eventuell auch einer Erhöhung der Substratsteuerung äußert.
Die Strukturverkleinerung bedingt daneben auch einen größeren Einfluß der Toleranzen bei der geometrischen Strukturerzeugung und -übertragung. Eine Verringerung der Toleranzen kann nur mit erhöhtem apparativem Aufwand erreicht werden. Um dies zu vermeiden, sucht man dazu alternativ nach selbstjustierenden Verfahren.
Ein Verfahren der eingangs genannten Art ist aus der DE-OS 27 03 877 (DIMOS-Transistor) zu entnehmen. Dabei wird die effektive Kanallänge durch die Abschrägung der Kante der aus polykristallinem Silizium bestehenden Gate-Elektrode eingestellt. Der keilförmige Verlauf der Gate-Elektrodenschicht über dem Kanalbereich ermöglicht eine n selbstjustierende" Herstellung des Source-Gebietes und des es umgebenden zweiten dotierten Gebietes, indem die Gate-Elektrodenschicht als Implantationsmaske verwendet wird. Die Implantation des zweiten dotierten Gebietes erfolgt dabei mit einer solchen Energie, daß die implantierten Ionen entsprechend der Dickenzunahme der Gate-Elektrodenschicht weniger weit in das Halbleitersubstrat eindringen, und daß auf diese Weise erreicht wird, daß das Konzentrationsmaximum der zur Bildung des zweiten dotierten Gebietes implantierten Ionen in geringem Abstand neben dem Rand des Source-Gebietes durch die Oberfläche des Halbleitersubstrates hindurchtritt. Durch die Größe des Keilwinkels kann bestimmt werden, wie groß der Abstand zwischen dieser Durchtrittslinie und dem Rand des Source-Gebietes ist. Dieser Abstand ist aber gerade die Länge des für den MIS-Feldeffekttransistor wirk-
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- / - VPA 79 P 7 O 4 2 BRQ
samen Kanals. Bei zunehmender Verkleinerung der Geometrie des Bauelementes müssen aber hohe Anforderungen an die Reproduzierbarkeit des Maskenkante bzw. an die Homogenität des Gate-Materials gestellt werden. Außerdem ist es schwierig, dieses (DIMOS)-Verfahren bei Metall-Gates zu verwenden.
Der Erfindung liegt deshalb die Aufgabe zugrunde, eine MOS-Struktur mit beliebig kleiner effektiver Kanallänge herzustellen, wobei die effektive Kanallänge nicht durch Maskentoleranzen beeinflußt wird.
Diese Aufgabe wird bei der Erzeugung des Dotierstoffprofils für den effektiven Kanalbereich und den Source--Bereich unter gezielter Ausnutzung der lateralen Streuung bei der Ionenimplantation dadurch gelöst, daß als Implantationsmaske für die Source- und Drain-Implantation mindestens eine auf dem Halbleitersubstrat befindliche Schicht verwendet wird, die für die auftreffenden Ionen undurchlässig ist und senkrecht verlaufende Ätzkanten aufweist, und daß die effektive Kanallänge durch die Überlagerung von mindestens zwei Implantationen von Dotierstoffteilchen des zweiten Leitungstyps mit unterschiedlicher Implantationsenergie und -dosis eingestellt wird.
Es liegt im Rahmen der Erfindung, als Implantationsmaske für die Source- und Drain-Implantation die auf dem Halbleitersubstrat befindliche Gate-Elektrode mit senkrecht geätzten Kanten und für die seitliche Begrenzung die aus SiO2 bestehende Dickoxidschicht zu verwenden. Das Verfahren ist vom Gate- bzw. Maskenmaterial unabhängig. Es können beispielsweise Polysilizium-Strukturen oder auch Metall-Gates (speziell auch mit darauf befindlichen Fotolackschichten oder SiO2-Schichten) als Maske verwendet werden.
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In einer Weiterbildung des Erfindungsgedankens ist vorgesehen, zur Erzeugung einer variablen Gestaltung der Dotierung des Kanalbereiches zwei Implantationsschritte nacheinander durchzuführen, wobei in beliebiger Reihenfolge eine hochenergetische Implantation im Bereich von >50 keV und eine niederenergetische Implantation im Bereich von <T 50 keV erfolgt. Diese Implantationen können durch ein auf dem Substrat-Material vorhandenes Oxid hindurch erfolgen. Dabei hat das Oxid die günstige Wirkung eines "Streuoxids". Das Verfahren ist auch ohne Oxid oder bei teilweiser entferntem Oxid anwendbar.
Die Aktivierung der Ionen und die Ausheilung der Strahlenschäden kann auf eine minimale Zeit beschränkt werden.
Dabei hat die Temperaturbehandlung einen relativ kleinen Einfluß auf das Dotierprofil. Gemäß einem Ausführungsbeispiel nach der Lehre der Erfindung ist eine Temperaturbehandlung bei 10000C während einer Zeitdauer von 10 min ausreichend.
Das Verfahren wird bevorzugt zur Herstellung eines MOS-Peldeffekttransistors in n-Kanal-Technik verwendet, da in diesem Fall die Beweglichkeit der Ladungsträger in dem Kanalgebiet größer ist als bei der p-Kanal-Technik, so daß sich eine größere Steilheit ergibt.
Weitere Einzelheiten werden anhand eines Ausführungsbeispiels bei der Herstellung eines n-Kanal-MOS-Feldeffekttransistors und der Figuren 1 bis 7 noch näher beschrieben. Dabei zeigen die Figuren 1 bis 4 schematisch den Herstellungsgang des Bauelements und die Figuren 5 bis 7 die Nachbildung des in der Erfindung geschilderten Verfahrens mit einem numerischen Modell.
Auf einem schwach p-leitenden Siliziumsubstrat 1 wird, wie in Figur 1 dargestellt, in bekannter Weise eine Oxid-
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-^- VPA 79 P7 04 2 BRQ schicht 2 und 3 erzeugt, die durch ein fotolithographisches Verfahren in den Bereichen (3), in denen der MOS-Transistor erzeugt werden soll, eine typische Dicke von 0,02 bis 0,05 /um aufweist. Die unterschiedlichen 5 Oxiddicken 2 und 3 werden durch das Verfahren der lokalen Oxidation erzeugt. Es sind aber auch andere Verfahren, die dem Stand der Technik entsprechen, anwendbar; so z. B. Abätzen im Bereich 3. Durch die Dünnschicht 3 erfolgt eine Implantation mit Phosphorionen 4, um eine schwach η-leitende Zone 5 in dem Substrat 1 zu erzeugen. Die Dickoxidbereiche 2 dienen dabei als Maskierung.
Danach wird, wie in Figur 2 gezeigt, eine Schicht aus polykristallinem Silizium abgeschieden und durch einen fotolithographischen Prozeß mit anschließender Ätzung so strukturiert, daß die Gate-Elektrode 6 mit senkrecht geätzten Kanten entsteht. Dies geschieht zweckmäßigerweise durch reaktives Ionen-Ätzen. Die Gate-Elektrode 6 dient nun als Implantationsmaske für die nachfolgende Source (8)- Drain (^-Implantation. Dabei werden Arsenionen 7 mit einer Energie von etwa 100 keV und einer
15 —2
Dosis von ca. 3 x 10 cm verwendet.
Anschließend werden, wie in Figur 3 dargestellt, zur Erzeugung des Kanalbereiches 13 die Drain-Bereiche 9 mit einer Fotolackschicht 10 abgedeckt und durch die offenliegenden Source-Bereiche 8 Borionen 11 implantiert. Dabei werden nacheinander zwei Implantationen mit folgenden Parametern durchgeführt:
Erster Implantationsschritt: Implantationsenergie 80 keV Implantationsdosis 5 x 10 cm
Zweiter Implantationsschritt: Implantationsenergie 25 keV Implantationsdosis 1 χ 10 cm" .
Durch die Dosis der niederenergetischen Borimplantation wird dabei im wesentlichen die Einsatzspannung, durch
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t -/- VPA 79 P 7 O 4 2 BRD
die hochenergetische Implantation dagegen die "punchthrough"-Festigkeit beeinflußt.
Nach Entfernen der Fotolackschicht 10 wird die Anordnung 15 min lang bei 10000C getempert, um die Ionen elektrisch zu aktivieren bzw. die Strahlenschäden auszuheilen.
Abschließend wird dann, wie in Figur 4 gezeigt, durch einen fotolithographischen Prozeß die Metallisierung zur Herstellung der elektrischen Anschlüsse 12 aufgebracht. Ansonsten gelten die gleichen Bezugszeichen wie in den Figuren 1 bis 3.
Die Figuren 5 bis 7 zeigen als Ergebnis der zweidimensionalen Simulation das Dotierprofil im Source-Bereich eines entsprechenden MOS-Transistors in der Abfolge der geschilderten Implantationen. Dabei wurden die Parameter für die Bor 1 und Bor 2 Implantation sowie für die Source-Dotierung (Arsen-Implantation) wie oben angegeben gewählt. Um das Bauelement für eine bestimmte Anwendung zu optimieren sind unter Umständen andere Daten zu wählen; es sollte hier lediglich das Prinzip verdeutlicht werden. Die als Netz aufgespannte Ebene stellt einen Querschnitt durch das Halbleitersubstrat dar. Der Betrachter schaut vom Halbleiterinneren zur Oberfläche. Am Ort (0,0) verläuft die Maskenkante. Die Ebene, die im Vordergrund vor den Null-Linien liegt, stellt den vom Gate "abgeschatteten" Bereich dar, in den hinein eine Streuung der Ionen stattfindet.
Figur 5 zeigt die erste Kanalimplantation (Bor 1) und die zweite Kanalimplantation (Bor 2). Dabei ist im linken Bereich die als Maske dienende Gate-Elektrode 6 und das Oxid 3 eingezeichnet. Die Pfeile geben die Richtung der Implantation an.
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2312535
- VPA 79 P 7 O 4 2 BRO
Figur 6 zeigt neben der Bor 1- und der Bor 2-Implantation die Source-Implantation (Arsen), und die Figur 7 zeigt
das Dotierprofil nach dem Temperprozeß (10000C, 15 min).
Durch das Verfahren nach der Lehre der Erfindung ist die Möglichkeit gegeben, einen DIMOS-ähnlichen Transistor
mit typischen Strukturmaßen im Bereich von 1 /um und
darunter zu realisieren.
8 Patentansprüche
7 Figuren
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Claims (8)

  1. Patentansprüche,
    (T. Verfahren zur Herstellung eines MIS-Feldeffekttransistors mit einstellbarer, extrem kurzer Kanallänge, bei dem auf der Oberfläche eines Halbleitersubstrats eine isolierende Schicht und darauf eine Gate-Elektrodenschicht aufgebracht wird, bei dem ferne in dem Halbleitersubstrat ein Drain- und ein Source-Gebiet vom ersten Leitungstyp und ein zweites dotiertes Gebiet vom zweiten Leitungstyp, welches das Source-Gebiet mindestens in Richtung auf das Drain-Gebiet hin umschließt und seitlich von dem Source-Gebiet an die Substratoberfläche angrenzt, durch Ionenimplantation erzeugt wird und wobei das Kanalgebiet durch denjenigen Zwischenbereich des Halbleitersubstrates gegeben ist, der zwischen dem an die Substratoberfläche angrenzenden äußeren Rand des zweiten dotierten Gebietes und dem ihm benachbarten Rand des Source-Gebietes liegt, dadurch gekennzeichnet , daß als Implantationsmaske für die Source- und Drain-Implantation mindestens eine auf dem Halbleitersubstrat befindliche Schicht verwendet wird, die für die auftreffenden Ionen undurchlässig ist und senkrecht verlaufende Ätzkanten aufweist, und daß die effektive Kanallänge durch die Überlagerung von mindestens zwei Implantationen von Dotierstoffteilchen des zweiten Leitungstyps mit unterschiedlicher Implantationsenergie und -dosis eingestellt wird.
  2. 2. Verfahren nach Anspruch 1, dadurch g e kennzeichnet , daß als Implantationsmaske für die Source- und Drain-Implantation die auf dem Halbleitersubstrat befindliche Gate-Elektrode mit senkrecht geätzten Kanten und die aus SiO2 bestehende Dickoxidschicht verwendet wird.
  3. 3. Verfahren nach Anspruch 1 und 2, dadurch ge-
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    - 2- VPA 79 P7 04 2 BRO
    kennzeichnet , daß die senkrecht geätzten Kanten durch reaktives lonenätzen erzeugt werden.
  4. 4. Verfahren nach Anspruch 1 bis 3, dadurch 5gekennzeichnet , daß als Gate-Elektrode eine strukturierte leitfähige Schicht, insbesondere eine strukturierte Polysiliziumschicht,verwendet wird.
  5. 5. Verfahren nach Anspruch 1 bis 4, dadurch lOgekennzeichnet , daß zur Erzeugung des
    Kanalbereiches durch Dotierstoffteilchen des zweiten Leitungstyps als Implantationsmaske die Gate-Elektrode »und eine über dem Drainbereich befindliche Fotolackschicht verwendet wird.
    15
  6. 6. Verfahren nach Anspruch 1 bis 5, dadurch gekennzeichnet , daß zur Erzeugung des Kanalbereiches zwei Implantationsschritte in beliebiger Reihenfolge geführt werden, wobei eine hochenergetische Implantation im Bereich von größer 50 keV und eine niederenergetische Implantation im Bereich von kleiner 50 keV erfolgt.
  7. 7. Verfahren nach Anspruch 1 bis 6, dadurch gekennzeichnet , daß nach dem letzten Implantationsschritt ein nur zur Aktivierung der Ionen und Ausheilung der Strahlenschäden erforderlicher Temperprozeß durchgeführt wird.
  8. 8. Verfahren zur Herstellung eines n-Kanal-MOS-Feldeffekttransistors nach Anspruch 1 bis 7, gekennzeichnet durch die Verwendung von Arsen-Ionen zur Erzeugung der implantierten Source- und Drainbereiche und von Bor-Ionen unterschiedlicher Energie und Dosis zur Erzeugung des effektiven Kanalbereiches.
    Q300A0/Q465
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