DE3734304C2 - Verfahren zur Herstellung einer integrierten MOS-Halbleiterschaltung - Google Patents

Verfahren zur Herstellung einer integrierten MOS-Halbleiterschaltung

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Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer integrierten Metalloxid-Halbleiter-Schaltung.
Bei der Herstellung von Metalloxidhalbleiter-Feldeffekttran­ sistoren (MOSFETs) entsteht eine Vielzahl von Problemen durch Artefakte aus dem Herstellungsablauf. In den Source- und Drain-Zonen im Innern des Halbleiters wird eine hohe Störstel­ lenkonzentration benötigt, um einen guten elektrischen Kontakt von der metallischen Grenzschicht zu den Source/Drain-Zonen herzustellen und um den spezifischen Widerstand der Source- und Drain-Zonen abzusenken, wodurch die Leistungscharakteri­ stik des MOS-Feldeffekttransistors erhöht wird. Auf der ande­ ren Seite wird eine niedrige Störstellenkonzentration in den Source- und Drain-Zonen benötigt, um das Eindringen heißer Elektronen zu verhindern, die in der Isolierschicht zwischen Gate-Elektrode und Halbleiterkörper eingefangen werden und eine Abschwächung der Schwellenspannungscharakteristik bewir­ ken. Diese widerstreitenden Erfordernisse für die Störstellen­ konzentrationen in Source- und Drain-Zonen haben dazu geführt, daß komplexe Prozeßabläufe entwickelt wurden, die in der Her­ stellung schwierig sind und zu inkonsistenten Ergebnissen führen.
Ionenimplantation ist eine Technik, um Störstellen in das Substrat einzuführen und Source- und Drain-Zonen zu bilden.
Bei vorab durch Ionenimplantation eingebrachten Störstellen wurde ein Phänomen beobachtet, das als Kanalbildung bekannt ist. Die Kanalbildung ist ein Vorgang, bei dem ein signifikan­ ter Teil der implantierten Ionen durch die inhärenten Zwi­ schenräume zwischen den atomaren Ebenen des Halbleiterkri­ stalls hindurchwandert, wenn der Ionenstrahl parallel zu den Kristallflächen orientiert ist. Dies erlaubt den kanalisierten Ionen, sich an deutlich tieferen Stellen des Halbleiterkörpers abzusetzen, als dies erwünscht ist. Die Eindringtiefe der Ionen in einem Halbleiterkristall nach einem Implantationsschritt, bei dem eine Kanalbildung stattgefunden hat, ist schwer zu kon­ trollieren. Dies trifft besonders für Ionen wie Phosphor- und Borionen zu.
Bei der Herstellung von MOSFETs sind in den Bereichen, die direkt an die Zonen unter dem Gate angrenzen, flache Übergänge für die Source- und Drain-Zonen erwünscht, weil die Durchgreifspannung zwischen Source und Drain abnimmt, wenn die Übergangstiefe zunimmt. Daher sind Source- und Drain-Übergän­ ge, die gebildet wurden, nachdem Ionen durch Ionenimplantation unter Kanalbildung in das Halbleitersubstrat eingelagert wor­ den sind, von einer unkontrollierbaren Tiefe und haben gene­ rell eine niedrige Durchgreifspannung (punch through voltage).
Um den Kanalbildungseffekten entgegenzutreten, werden die Kristallschichten des Substrats schräg zum Ionenstrahl ge­ stellt, so daß flache Übergänge für die Source- und Drain-Zo­ nen gebildet werden. Auf diese Weise werden die Ionen aus dem Ionenstrahl nicht im wesentlichen parallel zu einem der Halb­ leiterkristallkanäle vorangetrieben. Die Ionen müssen daher ein Atom nahe der Oberfläche des Halbleiterkristalls treffen und kommen in kurzem Abstand von der Oberfläche des Halblei­ tersubstrats zur Ruhe.
Bei der Herstellung von MOSFETs ist es wünschenswert, daß jeder einzelne MOSFET so gebildet wird, daß Source- und Drain- Zonen im wesentlichen symmetrisch zueinander sind. Die Im­ plantierung bei einem Winkel, der die Kanalbildung vermeidet und dadurch die Durchgriffsspannungscharakteristik des einzel­ nen MOSFETs verbessert, bringt gleichzeitig einen MOSFET her­ vor, bei dem Source- und Drain-Zonen asymmetrisch sind, und kann daher die Leistungscharakteristik des Bauteils nachteilig beeinflussen. Typische für die Herstellung integrierter Schal­ tungen benutzte Ionenimplantierungsmaschinen lassen eine zu­ fällige Orientierung der Plättchen auf der Implantierungshal­ terung (chuck) zu. Diese zufällige Orientierung trägt in Ver­ bindung mit dem Winkelimplantieren weiter zu den Herstellungs­ problemen für MOSFETs durch ein uneinheitliches Maß von Asym­ metrie von einem Scheibchen zum nächsten bei.
Eine Vielzahl von Prozeßabläufen wurden angewendet, um einheit­ liche MOSFET-Bauelemente herzustellen. Die ersten MOSFET-Bau­ elemente wurden gefertigt, indem man zuerst die Source- und Drain-Zonen durch Diffusion bildete und dann das Gate festleg­ te. Dies hatte den offensichtlichen Nachteil, daß zwei kriti­ sche Maskierungsschritte gebraucht wurden. Die Bildung von MOSFETs, bei denen das Gate-Bauteil nach Source und Drain gebildet wurde, erforderte eine deutliche Überlappung des Gates, um sicherzustellen, daß das Gate den gesamten Kanal angemessen abdeckte. Der erste größere Fortschritt war, die Polysilizium-Gate-Elektrode als Diffusionsmaske für die Source- und Drain-Zonen zu verwenden (US-PS 3 475 234). Dies gestattete dem Konstrukteur, einen Transistor mit minimaler Überlappung herzustellen, indem das Erfordernis der Toleranz der Maskierungsausrichtung in Richtung des Gates bezüglich der Kanallänge ausgeräumt wurde.
Der nächste Fortschritt war, das Gate-Bauteil als Maske für die Implantation zu verwenden (US-PS 3 481 030). Der Hauptvor­ teil dieser Technik war, daß die Dosis genau kontrolliert werden konnte und die Größe der Gate- zu Source- und Drain-Zo­ nen-Überlappung minimal gehalten werden konnte. Andererseits erwuchsen zwei neue Probleme aus dieser Technik.
Der Prozeß der Ionenimplantation oder des Ionenbeschusses verletzte das Halbleitersubstrat. Diese Verletzung konnte nur durch nachfolgende Hochtemperaturbehandlung (Tempern oder Ausglühen) korrigiert werden. Die für diesen Temperschritt erforderlichen Temperaturen im Halbleiterkörper brächten Alu­ minium zum Schmelzen. Dadurch war die Verwendung eines Alumi­ niumgates praktisch ausgeschlossen (US-PS 3 472 712).
Ein weiteres Problem trat aufgrund eingefangener heißer Elek­ tronen auf. Dieses Problem ist dadurch lösbar, daß die Konzen­ tration der Dotierstoffe in den Source- und Drain-Zonen sich graduell über den Abstand des den Source- und Drain-Übergängen benachbarten Bereichs ändert. Dann werden die Elektronen, die den Übergang durchqueren, nicht auf hohe Geschwindigkeiten beschleunigt. Ohne ausreichend hohe Energie in den Ka­ nalzonen können die Elektronen nicht in den Isolator der Gate-Elektrode eintreten.
Es wurden viele Techniken versucht, um abgestufte Übergänge zu schaffen. Eine dieser Techniken verwendete eine Maskierungs­ schicht auf der Gate-Elektrodenstruktur, die über die Ränder des Gate-Bauteils überhing (US-PS 4 198 250). Diese Struktur wird typischerweise so hergestellt, daß zuerst die Isolier­ schicht der Gate-Elektrode, dann eine Schicht aus Gate-Elek­ trodenmaterial und schließlich eine weitere Schicht gebildet wird, die als Maskierung dient. Die Maskierungsschicht wird mit gängigen Photomaskierungstechniken geätzt. Das Gate wird selektiv naß geätzt und dann so überätzt, daß es die aufliegende Maskierungsschicht unterschneidet.
Als nächstes wird das Bauelement bei einer Energie ionenim­ plantiert, die ausreicht, daß die implantierten Ionen den Überhang der Maskierungsschicht durchdringen. Nur ein Teil die­ ser implantierten Ionen, die den Überhang durchdringen, dringt jedoch durch das isolierende Gebiet der Gate-Elektrode und in das darunterliegende Substratmaterial ein. Dadurch hat das Substrat unter dem Überhang der Maskierschicht eine geringere Konzentration an Dotierstoff als das Substrat, das nicht unterhalb der Maskierschicht liegt. Indem man auf diese Ionenimplantation einen Hochtemperaturschritt folgen läßt, wird der Schaden am Substrat repariert und das Dotier­ mittel aktiviert.
Eine andere, ähnliche Technik verwendet ebenfalls die Struktur mit der überhängenden Maskierschicht. Hier werden die Source- und Drain-Dotierstoffe mit zwei Ionen­ implantierungsschritten eingeführt. Die erste Implantierung wird bei niedriger Energie und relativ großer Dosis durchge­ führt. Die überhängende Maskierungsschicht wird daraufhin entfernt. Die zweite Implantierung wird bei niedriger Energie und niedriger Dosis durchgeführt. Die Dotierstoffkonzentration im Substrat, das direkt an die Zone unter dem Gate-Bauteil angrenzt, ist relativ gering. Die Dotierstoffkonzentration im Substrat, das von der Zone unter dem Gate-Bauteil um den Ab­ stand der überhängenden Maskierungsschicht seitlich entfernt liegt, ist relativ hoch. Nach dem Tempervorgang ist ein MOSFET mit abgestuftem Übergang entstanden. Der Nachteil dieser bei­ den Techniken ist, daß eine sehr genaue Steuerung über die Ätzzeit des Gate-Bauteil-Materials erforderlich ist. Es ist schwierig, einheitliche Ergebnisse für die Länge des abgestuf­ ten Bereichs von Source- und Drain-Übergang von einer Herstel­ lungscharge zur nächsten zu erhalten.
Bei einer anderen Methode wird zunächst das isolierte Gate- Elektrodenbauteil gebildet, dann werden zwei verschiedene Spezies desselben Leitungstyps in die Source- und Drain-Zonen, die an das Gebiet unter dem Gate angrenzen, implantiert. Die Dotierstoffe für diese Technik werden nach unterschiedlichen Diffusionskonstanten ausgewählt. Daraufhin treibt der Temper­ vorgang, der zum Reparieren von Kristallschäden und zum Akti­ vieren der Dotierstoffe benötigt wird, die schneller diffun­ dierende Spezies weiter voran. Dies bildet einen abgestuften Übergang aus. Leider ist diese Methode selbstlimitierend. Die Diffusionsfähigkeit der Halbleiterdotierstoffe ist nicht nur eine Funktion der Diffusionskonstanten der jeweiligen Spezies, sondern auch eine Funktion der Dotierstoffkonzentration. Des­ wegen wird die abgestufte Zone normalerweise kürzer sein, als es mit anderen Methoden möglich wäre. Da die langsam diffun­ dierende Spezies immer das Gate unterlappt, können die Gate- unterstützten Durchbruchspannungen nach diesem Verfahren nicht günstig sein.
Eine andere Technik zur Herstellung gestufter Übergänge besteht darin, zunächst das Gate-Bauteil zu bilden und dann eine ein­ heitliche Maskierschicht über die Struktur zu legen. Durch anisotropes Ätzen dieser Maskierschicht werden Abstandsstücke an den vertikalen Seitenwänden des Gate-Bauteils zurückgelas­ sen, die aus Maskiermaterial bestehen. Als nächstes wird eine Implantierung der Source- und Drain-Zonen mit großer Dosis an der Struktur mit den Seitenwand-Abstandsstücken durchgeführt. Die Seitenwand-Abstandsstücke halten diese implantierten Ionen davon ab, das Substrat zu erreichen. Diese Implantierung mit großer Dosis bildet auf der Struktur mit den Seitenwand-Ab­ standsstücken im Substrat implantierte Zonen, die seitlich beabstandet vom Gate-Bauteil sind. Durch selektives Ätzen werden die Seitenwand-Abstandsstücke sodann entfernt. Danach folgt eine Implantierung mit niedriger Dosis, um den Bereich niedriger Konzentration der abgestuften Source- und Drain- Übergänge zu bilden. Diese Technik hatte den Vorteil gegen­ über den früheren Methoden, daß die Länge der schwach dotier­ ten Zonen genauer kontrolliert werden konnte als mit der oben beschriebenen überhängenden Struktur, weil die Dicke der Mas­ kierungsschicht leichter gesteuert werden kann. Wegen dieses Vorteils und wegen der Möglichkeit, engere Prozeßkontrollen zu entwickeln, sind Bauelemente mit immer kleineren Abmessungen möglich. Trotz alledem bringt dieser Prozeßablauf zwei alte Probleme zurück. Die schwachdotierte Implantierung muß entwe­ der (1) bei kleinem Winkel durchgeführt werden, um eine Kanal­ bildung zu vermeiden und einen flachen Übergang auszubilden, was zwangsläufig uneinheitliche und asymmetrische MOSFETs ergibt und Probleme bei Herstellung und Entwurf aufwirft, oder (2) wenn die Implantierung im wesentlichen vertikal durchge­ führt wird, werden uneinheitliche Übergangstiefen erhalten. Tiefe Source- und Drain-Übergänge verursachen eine Herabset­ zung der Durchgriffsspannung. Da die Durchgriffsspannung den Bereich annehmbarer Betriebsspannungen herabsetzt, werden dadurch die möglichen Anwendungen für den MOSFET-Benutzer reduziert. Daher ist es Aufgabe der Erfindung, ein verbessertes Verfahren zur Herstellung von MOS-Schaltungen mit abgestuften Übergän­ gen zur Verfügung zu stellen.
Diese Aufgabe wird erfindungsgemäß durch ein Verfahren mit den Merkmalen des Anspruchs 1 bzw. des Anspruchs 4 gelöst.
Die Erfindung stellt ein verbessertes Verfahren zur Herstel­ lung von MOS-Schaltungen mit abgestuften Source- und Drain-Übergängen zur Verfügung. Ein isoliertes Gate-Bauteil wird gebildet, und danach wird eine erste selektiv ätzbare Maskierungsschicht auf der Oberseite und den Seitenwänden des isolierten Gate-Bau­ teils und auf dem Halbleiterkörper gebildet. Eine zweite Mas­ kierungsschicht wird auf der Oberfläche der ersten Maskie­ rungsschicht gebildet. An der zweiten Maskierungsschicht wird ein anisotropes Ätzen durchgeführt. Das anisotrope Ätzen läßt aus der zweiten Maskierungsschicht gebildete Abstandsstücke auf den Seitenwänden des isolierten Gate-Bauteils über der ersten Maskierungsschicht stehen.
Diese Struktur wird dann einem Ionenimplantationsschritt mit hoher Dosierung ausgesetzt. Die Abstandsstücke verhindern ein Eindringen einer hohen Tonendosis in das Substrat, das an die Zone unter dem Gate angrenzt.
Die Abstandsstücke an den Seitenwänden werden entfernt. Danach wird die Struktur einem niedrigdosierten Ionenimplantierungs­ schritt unterworfen. Die resultierenden implantierten Zonen haben jeweils Bereiche niedriger Konzentration, die an die Zone unter dem Gate angrenzen, und Bereiche hoher Konzentrati­ on, die von der Zone unter dem Gate entsprechend der Dicke der Abstandsstücke ohne Kanäle beabstandet sind. Ein Tonenstrahl, der in eine amorphe Struktur eindringt, wird gestreut, so daß der Strahl bei Anregung der amorphen Struktur nicht mehr gleichförmig ist und in einer kristallinen Struktur nicht zur Kanalbildung neigt.
Die erste Maskierungsschicht ist eine amorphe Struktur. Die zweite Implantierung dringt in die erste Maskierungsschicht direkt neben dem Gate im wesentlichen rechtwinklig zur Ober­ fläche des Halbleiterkörpers ein. Auf diese Weise werden sym­ metrische Source- und Drain-Zonen gebildet.
Ein Großteil der Energie der zu implantierenden Ionen wird beim Durchdringen der ersten Maskierungsschicht verbraucht. Es entsteht eine extrem flache Implantierungszone. Auf diese Schritte folgt ein Hochtemperaturausheilvorgang, der bei der Ionenimplantation hervorgerufene Halbleiterkristallschäden repariert und die dotierenden Ionen aktiviert. Auf diese Weise wird eine MOS-Struktur gebildet, die (1) symmetrisch zum Gate ausge­ bildete Source- und Drain-Zonen, (2) flache Übergänge zur Verbesserung der Durchgriffsspannungscharakteristik, (3) nied­ rig dotierte Zonen, um das Eindringen heißer Elektronen zu verhindern und so die Zuverlässigkeit zu verbessern und (4) hoch dotierte Zonen aufweist, um die Betriebscharakteristik zu verbes­ sern, und die (5) die hochdosierte Implantierung vom Gate-Rand ausspart, um die Gate-gesteuerte Durchbruchsspannung für An­ wendung bei Hochspannungsbetrieb zu verbessern.
Das resultierende Bauelement ist ein wesentlich verbesserter MOSFET. Ein isoliertes Gate-Bauteil ist auf einem Abschnitt eines Halbleiterkörpers angeordnet. Im Halbleiterkörper sind Source- und Drain-Zonen, die sich ein kurzes Stück in das Gebiet unterhalb des Gate-Bauteils und auf beiden Seiten des Gate-Bauteils erstrecken. Diese Source- und Drain-Zonen sind genau symmetrisch zueinander. Seitlich entfernt vom Gate-Bau­ teil erstreckt sich ein flaches leicht dotiertes Gebiet der Source- und Drain-Zonen aus, das in ein tieferes und stärker dotiertes Gebiet der Source- und Drain-Zonen übergeht, das eine hohe Gate-gestützte Durchschlagsspannung bewirkt.
Dieses Verfahren ist erheblich verbessert gegenüber früheren MOSFET-Herstellungsverfahren. Es ist besser kontrollierbar und ermöglicht einheitlichere Herstellungsergebnisse. Die spezifi­ sche Länge und Tiefe der leicht dotierten Zone kann Mal für Mal genau reproduziert werden.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Im folgenden werden drei Ausführungsbeispiele der Erfindung unter Bezugnahme auf die Zeichnung beschrieben. In der Zeich­ nung zeigen:
Fig. 1A einen schematischen Vertikalschnitt durch ein Substrat mit einer Siliziumdioxidschicht und einem Gate-Bauteil bei einem ersten Ausfüh­ rungsbeispiel;
Fig. 1B das Substrat von Fig. 1A mit einer zusätzli­ chen Isolierschicht;
Fig. 1C das Substrat von Fig. 1B mit einer zusätzli­ chen Oxidschicht;
Fig. 1D das Substrat von Fig. 1C nach einem Ätzschritt zur Bildung von Abstandsstücken;
Fig. 1E das Substrat von Fig. 1D während eines Ionen­ implantationsschrittes;
Fig. 1F das Substrat von Fig. 1E nach einem zusätzli­ chen Ätzschritt;
Fig. 1G das Substrat von Fig. 1F während eines Ionen­ implantationsschrittes; und
Fig. 1H das Substrat von Fig. 1G mit den im Substrat gebildeten abgestuften Übergängen;
Fig. 2A ein Substrat mit einer Oxidschicht und einem Gate-Bauteil bei einem zweiten Ausführungsbei­ spiel;
Fig. 2B das Substrat von Fig. 2A mit einer zusätzli­ chen Oxidschicht;
Fig. 2C das Substrat von Fig. 2B mit einer weiteren Oxidschicht;
Fig. 2D das Substrat von Fig. 2C nach einem Ätzschritt zur Bildung von Abstandsstücken;
Fig. 2E das Substrat von Fig. 2D nach einem zusätzli­ chen Ätzschritt;
Fig. 2F das Substrat von Fig. 2E während einer Ionen­ implantation; und
Fig. 2G das Substrat von Fig. 2F mit einem abgestuften Übergang;
Fig. 3A einen schematischen Vertikalschnitt durch ein Substrat einschließlich einer Oxidschicht und zweier Gate-Bauteile bei einem dritten Ausfüh­ rungsbeispiel der Erfindung;
Fig. 3B das Substrat von Fig. 3A mit einer zusätzli­ chen Oxidschicht;
Fig. 3C das Substrat von Fig. 3B mit einer weiteren Oxidschicht;
Fig. 3D das Substrat von Fig. 3C nach einem Ätzschritt zur Bildung von Abstandsstücken;
Fig. 3E das Substrat von Fig. 3D nachdem ein Abschnitt des Substrats mit einer photoresistenten Schicht überzogen worden ist;
Fig. 3F das Substrat von Fig. 3E während eines Ionen­ implantationsschrittes;
Fig. 3G das Substrat von Fig. 3F nach einem Ätz­ schritt;
Fig. 3H das Substrat von Fig. 3G während eines zweiten Ionenimplantationsschrittes;
Fig. 3I das Substrat von Fig. 3H nachdem ein weiterer Abschnitt des Substrats mit einer photoresi­ stenten Schicht bedeckt worden ist;
Fig. 3J das Substrat von Fig. 3I nach einem Ätz­ schritt;
Fig. 3K das Substrat von Fig. 3J während eines Implan­ tationsschrittes zur Bildung abgestufter Über­ gänge; und
Fig. 3L das Substrat von Fig. 3k mit Source- und Drain-Zonen.
In der folgenden Beschreibung der drei Ausführungsbeispiele werden allgemein bekannte MOS-Techniken nicht beschrieben. Verschiedene bekannte Techniken und Verfahren können bei der Herstellung der Ausführungsbeispiele verwendet werden.
Fig. 1A zeigt ein an beiden Enden von dicken feldisolierenden Trenngebieten 10 begrenztes Halbleitersubstrat 30. Die Trenn­ gebiete 10 erstrecken sich oberhalb und unterhalb der Oberflä­ che des Halbleitersubstrats 30. Eine Schicht 40 bedeckt die Oberfläche von beiden Trenngebieten 10 und vom Substrat 30. Auf einem Bereich der Oberfläche von Schicht 40 über dem Sub­ strat 30 und beabstandet von den Trenngebieten 10 befindet sich ein isoliertes Gate-Bauteil 20. Die Schicht 40 direkt unterhalb des Gate-Bauteils 20 kann dicker oder dünner sein als die anderen Bereiche von Schicht 40. Schicht 40 ist hier unterhalb des Gate-Bauteils 20 etwas dicker gezeigt.
Fig. 1B zeigt die Struktur gemäß Fig. 1A nachdem die Isolier­ schicht 40 über dem Halbleitersubstrat 30 und den Trennberei­ chen 10 dicker geworden und bereits auf Oberseite und Seiten­ wände des Gate-Bauteils 20 aufgewachsen ist. Die veränderte Schicht 40 ist in Fig. 1B als Schicht 40a bezeichnet.
Fig. 1C zeigt die Struktur gemäß Fig. 1B, wobei eine Schicht 50 gleichförmig auf die Oberfläche von Schicht 40a niederge­ schlagen ist.
Fig. 1D zeigt die Struktur aus Fig. 1C, nachdem die Oberseite von Schicht 50 senkrecht von oben anisotrop entfernt wurde. Schicht 50 bleibt nur an den vertikalen Seitenwänden von Schicht 40a in einem durch Schicht 40a bestimmten Abstand von Gate-Bauteil 20 stehen und bildet die Abstandsstücke 50a. Manchmal können auch Bereiche der Schicht 40a entfernt werden, wodurch sich dünnere Gebiete der Isolierschicht 40a bilden. Dieser Fall ist bei dem hier beschriebenen Ausführungsbeispiel durch Schicht 40b gezeigt.
Bereiche der Isolierschicht 40a können zusammen mit Bereichen der Isolierschicht 50 entfernt werden oder auch nicht. Die verbleibende Struktur von Isolierschicht 40a ist als Isolier­ schicht 40b gezeigt. 40b ist über dem Halbleitersubstrat 30 dünner, nämlich in den Bereichen von Schicht 40a, die nicht unter den Abstandstücken 50a liegen.
Fig. 1E zeigt die Struktur von Fig. 1D beim Beschuß mit Ionen­ strahlen 60. Die Ionen des Ionenstrahls 60 durchdringen Schicht 40a und treten in Substrat 30 ein, wo sie implantierte Zonen 70 zwischen den am weitesten von Gate-Bauteil 20 ent­ fernten senkrechten Kanten der Abstandsstücke 50a und den Trenngebieten 10 bilden. Ionenstrahl 60 trifft auf die Struk­ tur im wesentlichen senkrecht auf.
Fig. 1F zeigt die Struktur von Fig. 1E, von der bestimmte Oberflächenbereiche selektiv entfernt wurden. Die Abstands­ stücke (50a) an den Seitenwänden wurden vollständig entfernt. Bereiche der Isolierschicht 40b können von den Trenngebieten 10 und von solchen Stellen über Substrat 30, die vorher nicht unter den Abstandsstücken 50a gelegen haben, völlig entfernt werden; die verbleibenden Teile der Schicht über und neben dem Gate-Bauteil 20 bilden Schicht 40c. Unter bestimmten Umständen können die Trenngebiete 10 ebenfalls leicht dünner geworden sein; sie werden dann zu Trenngebieten 10a. Diese Änderungen in Schicht 40b und Trenngebiet 10a sind jedoch nicht notwen­ dig.
Fig. 1G zeigt die Struktur von Fig. 1F nach Bestrahlung mit Ionenstrahl 80. Die Ionen aus Ionenstrahl 80 durchdringen Schicht 40c und bilden ionenimplantierte Zonen 90 im Substrat 30. Die ionenimplantierten Zonen 90 werden im Substrat 30 gebildet zwischen den an die Regionen unterhalb der Bereiche von Schicht 40c angrenzenden Gebieten von Substrat 30 an den Seitenwänden von Gate-Hauteil 20 und den Trenngebieten 10. Ionenstrahl 80 trifft auf die Oberfläche der Struktur im we­ sentlichen lotrecht auf.
Diejenigen Bereiche der implantierten Zone 90, die von Ionen des Ionenstrahls 80 nach Durchdringung der Isolierschicht 40c gebildet wurden, sind flacher als die übrigen Bereiche der ionenimplantierten Zone 90. Diejenigen Bereiche der ionenim­ plantierten Zone 90, die nicht unterhalb der Isolationsschicht 40c nicht innerhalb der implantierten Region 70 liegen, können etwas tiefer sein als die Bereiche der ionenimplantierten Zone 90 innerhalb der ionenimplantierten Region 70.
Fig. 1H zeigt die Struktur von Fig. 1G, wobei die ionenimplan­ tierten Regionen 70 und 90 sowohl vertikal als auch seitlich weiter in das Substrat 30 hineingetrieben wurden, um die Source- und Drain-Übergänge 100 zu bilden. Mindestens ein Teil der Ionen aus den ionenimplantierten Zonen 70 oder 90 wird unter das Gate-Bauteil 20 getrieben, so daß die Übergänge 100 sich unter die Ränder des Bauteils 20 ausdehnen.
Im folgenden wird die Verfahrensführung bei der Herstellung des ersten Ausführungsbeispiels beschrieben:
Auf einem Teil des Halbleitersubstrats 30 und im Bereich zwi­ schen zwei Oxidschichten 10 wird eine thermische Oxidschicht 40 aufgewachsen, die als Gate-Elektrodenisolation dient. Auf der Oberfläche von Isolierschicht 40 wird leitendes Material aufgebracht und dann zur Bildung von Gate-Bauteil 20 geformt und geätzt. Die Struktur wird danach einer weiteren thermi­ scher Oxidation ausgesetzt, die die Dicke der thermischen Oxidschicht 40 vergrößert, wobei sich Schicht 40a über Sub­ strat 30, Trenngebieten 10 und Oberseite und Seitenwänden des Gate-Bauteils 20 bildet. Eine Niedertemperatur-Oxidschicht 50 wird auf der Oberfläche der thermischen Oxidschicht 40a nie­ dergeschlagen. Die Niedertemperatur-Oxidschicht wird einem anisotropen Ätzverfahren ausgesetzt, das nur von der äußersten Oberseite Oxidmaterial entfernt. Durch Einstellen der richti­ gen Zeitdauer des Ätzvorgangs auf Schicht 50 bleiben von Schicht 50 nur die Abstandsstücke 50a an den Seitenwänden des Gate-Bauteils 20 außerhalb der thermischen Oxidationsschicht 40b.
Die seitliche Dicke der Schicht 50a ist ungefähr gleich der Dicke der aufgebrachten Schicht 50. Eine solche Schichtdicke eines Niedertemperaturoxids ist relativ einfach präzise zu steuern. Das anisotrope Ätzen zum Entfernen der Niedertempera­ tur-Oxidschicht 50 kann auch Teile der thermischen Oxidschicht entfernen. Es kann ein Verdünnen der Teile der thermischen Oxidationsschicht 40a auftreten, die nicht durch die Abstands­ stücke der Seitenwände 50a vom anisotropen Ätzen geschützt sind. So können Teile der thermischen Oxidschicht 40 oder der Oberseite des Gate-Bauteils 20 und über dem Halbleitersubstrat 30 durch den anisotropen Ätzschritt angeätzt werden, wobei die thermische Oxidschicht 40b verbleibt.
Diese Struktur wird dann einem ersten Ionenimplantations­ schritt unterworfen. Weil die thermische Oxidschicht 40b eine amorphe Atomstruktur aufweist, wird Ionenstrahl 60 beim Durch­ gang durch die thermische Oxidschicht 40b gestreut, und im Halbleitersubstrat 30 ist keine Kanalbildung möglich. Daher kann der erste Implantationsschritt unter im wesentlichen senkrechtem Winkel zu Substrat 30 durchgeführt werden. Die ionenimplantierten Zonen 70 werden in genau gesteuerter Art und Weise gebildet, und zwar symmetrisch zum Gate-Bauteil 20.
Die Abstandsstücke werden dann entfernt. Dies geschieht typi­ scherweise durch gebräuchliche Naßätzmethoden. Gelegentlich kann dieser Ätzschritt die thermische Oxidschicht 40b sowie die Trennbereiche 10 angreifen. Die resultierende Struktur braucht unter Umständen keine Oxidschicht zu haben, außer dort, wo Schicht 40b vorher durch die Seitenwand-Abstands­ stücke 50a geschützt war. Daher kann das Substrat 30 und die Oberfläche des Gate-Bauteils 20 exponiert werden. Dies ist aber weder notwendig noch wichtig für die Erfindung.
Diese Struktur wird dem Ionenstrahl 80 ausgesetzt, dessen Ionen vom gleichen Leitungstyp sein müssen wie die des Ionen­ strahls 60. Der Teil von Ionenstrahl 80, der in die verblei­ benden Bereiche der thermischen Oxidschicht 40c eindringt, bildet im Halbleitersubstrat 30 flache implantierte Zonen. Dies beruht auf der Tatsache, daß ein Ionenstrahl, wenn er eine thermische Oxidschicht durchdringt, bevor er in das Halb­ leitersubstrat eindringt, gestreut wird und nicht mehr zur Kanalbildung fähig ist. Der Teil von Ionenstrahl 80, der in die zuvor ionenimplantierte Zone 70 eintritt, ist ebenfalls nicht zur Kanalbildung befähigt, weil Ionenstrahl 60 bei der Ionenimplantation der Zone 70 die Kristallstruktur des Halb­ leitersubstrats 30 durchbrochen hat. Daher ist die ionenim­ plantierte Zone 70 eine amorphe Struktur, durch die eine Ka­ nalbildung nicht möglich ist. Der Teil von Ionenstrahl 80, der zwischen der ionenimplantierten Zone 70 und der thermischen Oxidschicht 40c in das Halbleitersubstrat 30 eintritt, kann im Halbleitersubstrat 30 einer Kanalbildung ausgesetzt sein. Die Länge dieser durchtunnelten Zone kann durch den Ätzprozess, der die Seitenwand-Abstandsstücke 50a entfernt, gesteuert werden. In den meisten Fällen ist die durchtunnelte Zone genü­ gend klein, so daß die Leistung des Bauteils nicht nachteilig beeinflußt wird.
Die ganze Struktur wird einem Hochtemperaturbehandlungsschritt ausgesetzt, um einen Teil der implantierten Ionen in Zone 90 und/oder 70 unter den Rand des Gate-Bauteils 20 diffundieren zu lassen, wodurch die Ionenspezies im Kristall aktiviert und die durch die Ionenimplantation verursachten Kristallschäden repariert werden.
Im folgenden wird auf das zweite Ausführungsbeispiel Bezug genommen.
Fig. 2A zeigt ein an beiden Enden durch dicke feldisolierende Trenngebiete 110 begrenztes Halbleitersubstrat 130. Die Trenn­ gebiete 110 erstrecken sich oberhalb und unterhalb der Ober­ fläche des Substrats 130. Schicht 140 bedeckt die Oberflächen des Substrats 130 und der Trenngebiete 110. Auf einem Teil der Oberfläche von 140 über Substrat 130 und beabstandet von den Trenngebieten 110 liegt das isolierte Gate-Bauteil 120. Die Schicht 140 direkt unterhalb des Gate-Bauteils 120 kann dicker sein als die übrigen Bereiche von Schicht 140 oder dünner. Hier ist Schicht 140 unterhalb des Gate-Bauteils 120 etwas dicker gezeigt.
Fig. 2B zeigt die Struktur von Fig. 2A, wobei Isolierschicht 140 über dem Halbleitersubstrat 130 und den Trenngebieten 110 dicker geworden ist und auch auf die Oberseite und die Seiten­ wände von Gate-Bauteil 120 aufgewachsen ist. Die veränderte Schicht 140 ist in Fig. 2B als Schicht 140a gezeigt.
Fig. 2C zeigt die Struktur von Fig. 2B, nachdem Schicht 150 mit gleichförmiger Dicke auf die Oberfläche von Schicht 140 aufgebracht wurde.
Fig. 2D zeigt die Struktur von Fig. 2C, wobei die Oberfläche von Schicht 150 anisotrop senkrecht von oben entfernt wurde. Schicht 150 bleibt nur an den vertikalen Seitenwänden von Schicht 140a bestehen, und zwar um Schicht 140 beabstandet von Gate-Bauteil 120 und bildet die Abstandsstücke 150a. Manchmal können auch Teile von Schicht 140a entfernt sein, wodurch dünnere Bereiche der Isolierschicht 140a entstehen. Dies ist in diesem Ausführungsbeispiel gezeigt durch Schicht 140b.
Fig. 2E zeigt die Struktur von Fig. 2D nach Entfernung der Schicht 150a. Das Entfernen von Schicht 150a entfernt auch Teile von Schicht 140b und läßt Schicht 140c zurück. Schicht 140c besteht aus Bereichen mit drei unterschiedlichen Dicken. Der dickste vertikale Bereich von Schicht 140c grenzt auf beiden Seiten direkt an das Gate-Bauteil 120 an. Der Bereich mittlerer Dicke von Schicht 140c ist vom Gate-Bauteil 120 durch die dicksten Bereiche von Schicht 140c beabstandet und liegt auf beiden Seiten von Gate-Bauteil 120. Die mittleren Bereiche von Schicht 140c liegen unterhalb der Zonen, wo die Schichten 150a in Fig. 2D angeordnet waren. Die dünnsten Be­ reiche von Schicht 140c sind von Gate-Bauteil 120 durch die dicksten und mittleren Bereiche von Schicht 140c getrennt und auf beiden Seiten des Gate-Bauteils 120 gelegen. Die dünnen Bereiche von Schicht 140c können, abhängig von der jeweiligen Anwendung, gänzlich entfernt sein.
Fig. 2F zeigt die Struktur von Fig. 2E, auf die Ionenstrahl 160 auftreffen gelassen wird. Die Ionen von Ionenstrahl 160 durchdringen Schicht 140c und treten in Substrat 130 ein, um ionenimplantierte Regionen 170 zu bilden. Bei der Bildung der ionenimplantierten Regionen 170 durchdringen die Ionen des Ionenstrahls 160 die dünnen und mittleren Bereiche von Schicht 140c. Praktisch alle Ionen des Ionenstrahls 160 durchdringen den dünnen Bereich der Schicht 140c, erreichen das Substrat 130 und bilden relativ tiefe Bereiche der ionenimplantierten Zonen 170. Ein Teil der Ionen von Ionenstrahl 160, die die mittleren Bereiche von Schicht 140c durchdringen, werden in den mittleren Bereichen von Schicht 140c eingefangen, so daß nur eine geringere Zahl von Ionen in Substrat 130 eindringen kann. Die Ionen aus Ionenstrahl 160, die die mittleren Berei­ che von Schicht 140c durchdringen, treten in Substrat 130 ein und bilden relativ flache Gebiete der implantierten Zone 170. Ionenimplantierte Gebiete 170 werden im Substrat 130 zwischen den dicksten Bereichen von Schicht 140c und den Trenngebieten 110 gebildet. Ionenstrahl 160 trifft im wesentlichen senkrecht auf die Struktur (Fig. 2F) auf.
Fig. 2G zeigt die Struktur von Fig. 2F, wobei die ionenimplan­ tierte Region 170 seitlich und vertikal weiter in das Substrat 130 hineingetrieben wurde und die Übergänge 200 bildet. Ein genügender Anteil der Ionen innerhalb der ionenimplantierten Regionen 170 dringt unter das Gate-Bauteil 120, so daß sich die Übergänge 200 unter die Ränder des Gate-Bauteils 120 aus­ dehnen.
Im folgenden wird die Verfahrensführung bei dem zweiten Aus­ führungsbeispiel beschrieben:
Auf einem Teil des Halbleitersubstrats 130 in einem Bereich zwischen zwei Oxidschichten 110 wird eine thermische Oxid­ schicht 140 aufgewachsen, die als Gate-Elektrodenisolation dient. Leitendes Material wird auf der Oberfläche von Isolier­ schicht 140 aufgebracht und wird dann zur Bildung des Gate- Bauteils 120 definiert und geätzt. Die Struktur wird dann weiterer thermischer Oxidation ausgesetzt, die die Dicke der thermischen Oxidschicht 140 vergrößert, wobei sich Schicht 140a über dem Substrat 130, den Trenngebieten 110 und Obersei­ te und Seitenwänden des Gate-Bauteils 120 bildet. Eine Nieder­ temperatur-Oxidschicht 150 wird auf der Oberfläche der thermi­ schen Oxidschicht 140a aufgebracht. Die Niedertemperaturoxid­ schicht wird einem anisotropen Ätzen ausgesetzt, welches Oxi­ dationsmaterial nur von der äußersten Oberfläche entfernt. Durch richtige Einstellung der Ätzzeit auf Schicht 150 ver­ bleiben von Schicht 150 Abstandsstücke 150a an den Seitenwän­ den des Gate-Bauteils 120 neben der thermischen Oxidschicht 140b.
Die seitliche Schichtdicke von Schicht 150a ist ungefähr gleich der Dicke der aufgebrachten Schicht 150. Diese Schicht eines Niedertemperaturoxids ist relativ einfach auf eine ge­ naue Dicke steuerbar. Das anisotrope Ätzen, das zur Entfernung der Niedertemperaturoxidschicht 150 durchgeführt wird, kann auch Teile der thermischen Oxidationsschicht 140a entfernen. Es kann ein Verdünnen derjenigen Bereiche von der thermischen Oxidationsschicht 140a auftreten, die vor dem anisotropen Ätzschritt nicht durch die Abstandsstücke der Seitenwände 150a geschützt waren. So können Bereiche der thermischen Oxid­ schicht 140a auf der Oberfläche des Gate-Elektrodenbauteils 120 und oberhalb des Halbleitersubstrats 130 durch den aniso­ tropen Ätzschritt etwas geätzt werden, wodurch die thermische Oxidschicht 140b entsteht.
Die Abstandsstücke 150a werden dann entfernt. Dies wird typi­ scherweise durch gängige Naßätztechniken bewerkstelligt. Die­ ser Ätzschritt greift die thermische Oxidschicht 140b und die Trenngebiete 110 an. Das Oxid der Restschicht 140c bleibt unter Umständen nur dort, wo Schicht 140b vorher von den Sei­ tenwand-Abstandsstücken 150a geschützt war. Daher werden unter Umständen Substrat 130 und die Oberseite des Gate-Bauteils 120 exponiert. Dies ist aber nicht notwendig oder wichtig für die Erfindung.
Die Struktur von Schicht 140c hat drei gesonderte Dickenberei­ che. Angrenzend an Gate-Bauteil 120 ist der dickste Bereich. Angrenzend an die dicken Gebiete, aber beabstandet von Gate- Bauteil 120, sind mitteldicke Gebiete. Angrenzend an die mitteldicken Gebiete, entfernt von Gate-Bauteil 120, sind die dünnsten Gebiete.
Diese Struktur wird Ionenstrahl 160 ausgesetzt. Ionenstrahl 160 durchdringt Schicht 140c und tritt in Substrat 130 ein, wobei ionenimplantierte Zonen 170 gebildet werden. Wenn der Ionenstrahl zuerst eine amorphe Struktur durchdringt, tritt keine Kanalbildung auf, weil der Ionenstrahl gestreut wird und die Ionen keine einheitliche Richtung mehr besitzen. Daher ist in diesem Ausführungsbeispiel die implantierte Zone, die an Gate-Bauteil 120 angrenzt flach, weil zunächst Schicht 140c durchdrungen wurde.
Schicht 140a muß genügend dick aufgewachsen werden, damit ein Teil der Ionen aus Ionenstrahl 160 die mitteldicken Bereiche von Schicht 140c nicht durchdringen kann (die Dicke von Schicht 140c hängt ab davon, wie dick Schicht 140a aufgewach­ sen wurde). Weil ein Teil der Ionen aus Ionenstrahl 160 das Substrat 130 nicht erreicht, ist die Konzentration von Ionen in der ionenimplantierten Zone 170 unterhalb des Bereichs mittlerer Dicke von Schicht 140c kleiner als die Konzentration von Ionen in der implantierten Zone 170 unterhalb des Bereichs geringster Dicke von Schicht 140c.
Die gesamte Struktur wird einem Hochtemperaturbehandlungs­ schritt unterworfen, um einen Teil der implantierten Ionen aus Zone 170 unter die Ränder von Gate-Bauteil 120 diffundieren zu lassen, die Ionenspezies im Kristall zu aktivieren und um Kristallfehler zu reparieren, die durch die Ionenimplantation hervorgerufen wurden.
Das dritte Ausführungsbeispiel (Fig. 3) zeigt die Verwendung der Erfindung zur Herstellung von Komplementär-MOS(CMOS)-Bau­ teilen. Dieses Ausführungsbeispiel zeigt die Bildung eines Transistors mit den Verfahrensschritten des ersten Ausfüh­ rungsbeispiels und eines zweiten Transistors mit den Verfah­ rensschritten des zweiten Ausführungsbeispiels.
Fig. 3A zeigt eine Struktur mit zwei angrenzenden, zusammen­ hängenden Substraten 230 und 231 von unterschiedlichem Lei­ tungstyp. Jedes der Substrate ist an beiden Enden von dicken feldisolierenden Trenngebieten 210 begrenzt. Eines der Trenn­ gebiete 210 begrenzt die zusammenhängenden Enden der beiden Substrate 230 und 231. Die Isolierschicht 240 liegt über den Trenngebieten 210 und bedeckt die Oberflächen der Substrate 230 und 231. Auf einem Bereich der Isolierschicht 240 über Substrat 230 und beabstandet von den Trennbereichen 210 ist das Gate-Bauteil 220 angeordnet. Über einem Bereich von Sub­ strat 231 auf Schicht 240 und beabstandet von den Trenngebie­ ten 210 ist Gate-Bauteil 221 angeordnet. Die Schicht 240 im Bereich direkt unterhalb der Gate-Bauteile 220 und 221 kann dicker oder dünner sein als die übrigen Bereiche von Schicht 240. Hier ist Schicht 240 von gleichförmiger Dicke darge­ stellt.
Fig. 3B zeigt die Struktur von Fig. 3A, wobei Isolierschicht 240 über den Substraten 230 und 231 sowie den Trenngebieten 210 dicker geworden ist und auch auf Oberseite und Seitenwände von Gate-Bauteilen 220 und 221 aufgewachsen ist. Die veränder­ te Schicht 240 ist (in Fig. 3B) als Schicht 240a gezeigt.
Fig. 3C zeigt die Struktur von Fig. 3B, wobei Schicht 250 mit gleichförmiger Dicke auf der Oberfläche von Schicht 240a auf­ gebracht wurde.
Fig. 3D zeigt die Struktur von Fig. 3C, nachdem die Oberseite von Schicht 250 anisotrop von oben entfernt wurde. Schicht 250 bleibt nur an den vertikalen Seitenwänden von Schicht 240a, beabstandet von Gate-Bauteilen 220 und 221 durch Schicht 240a, stehen und bildet die Abstandsstücke 250a und 250b. Die Ab­ standsstücke 250a und 250b bleiben auf den Seitenwänden von Gate-Bauteilen 220 und 221 stehen. Manchmal können auch Berei­ che von Schicht 240 entfernt worden sein, wodurch dünnere Bereiche der Isolierschicht 240a entstehen. Dies ist hier nicht gezeigt.
Fig. 3E zeigt die Struktur von Fig. 3D, bei der die maskieren­ de Schicht 320 aufgebracht wurde, die die gesamte Oberfläche über dem Substrat 231 abdeckt. Die maskierende Schicht 320 bedeckt daher einen Bereich der Schicht 240a, Trennschichten 210, die Abstandsstücke 250b und Gate-Bauteil 221.
Fig. 3F zeigt die Struktur von Fig. 3E, auf die der Ionen­ strahl 260 auftreffen gelassen wird. Die Ionen von Ionenstrahl 260 durchdringen die Schicht 240a und treten in Substrat 230 ein, wo sie ionenimplantierte Zonen 270 bilden. Die ionenim­ plantierten Zonen 270 sind im Substrat 230 zwischen den verti­ kalen Rändern der Abstandsstücke 250a, die am weitesten vom Gate-Bauteil 220 entfernt sind, und den Trenngebieten 210 gebildet. Ionenstrahl 260 trifft auf die Struktur 3E im we­ sentlichen senkrecht auf.
Fig. 3G zeigt die Struktur von Fig. 3F nach Entfernen der Abstandsstücke 250a. Bereiche von Schicht 240a können unter Umständen dünner geworden sein. Hier ist Schicht 240a unverän­ dert gezeigt.
Fig. 3H zeigt die Struktur von Fig. 3G, die einer Ionenbe­ strahlung 280 ausgesetzt wird. Die Ionen von Ionenstrahl 280 durchdringen die Schicht 240a und bilden die ionenimplantier­ ten Zonen 290 im Substrat 230. Die ionenimplantierten Zonen 290 werden im Substrat 230 zwischen den Bereichen von Substrat 230, die an die Zonen unterhalb der Gebiete von Schicht 240 an den Seitenwänden des Gate-Bauteils 220 angrenzen und den Trennbereichen 210 gebildet.
Fig. 3I zeigt die Struktur von Fig. 3H, bei der Schicht 320 entfernt worden ist. Schicht 330 wurde auf die gesamte Ober­ fläche aufgebracht, die über Substrat 230 liegt. Die maskie­ rende Schicht 330 bedeckt daher einen Bereich von Schicht 240a, Trennschichten 210 und das Gate-Bauteil 220.
Fig. 3J zeigt die Struktur von Fig. 3I, nach Entfernen der Schicht 250b. Der Vorgang, die Schichten 250b zu entfernen beseitigt auch Bereiche von Schicht 240a und hinterläßt Schicht 240b. Schicht 240b besteht aus Zonen von drei unter­ schiedlichen Dicken. Der dickste vertikale Bereich von Schicht 240b grenzt auf beiden Seiten direkt an Gate-Bauteil 221 an. Der Bereich von Schicht 240b mittlerer Dicke ist von Gate-Bau­ teil 221 durch den dicksten Bereich von Schicht 240b beabstan­ det und auf beiden Seiten von Gate-Bauteil 221 gelegen. Der mitteldicke Bereich von Schicht 240b ist unterhalb des Berei­ ches gelegen, wo die Schichten 250b in Fig. 3I angeordnet waren. Der dünnste Bereich von Schicht 240b ist vom Gate-Bau­ teil 221 durch die dicksten und mitteldicken Bereiche von Schicht 240b beabstandet und auf beiden Seiten von Gate-Bau­ teil 221 gelegen. Die dünnen Bereiche von Schicht 240b können, in Abhängigkeit von der jeweiligen Anwendung, völlig entfernt sein.
Fig. 3K zeigt die Struktur der Fig. 3J, die einer Ionenbe­ strahlung 360 ausgesetzt wird. Die Ionen von Ionenstrahl 360 durchdringen Schicht 240b und treten in Substrat 231 ein, wo sie ionenimplantierte Zonen 370 bilden. Bei der Bildung der ionenimplantierten Zonen 370 durchdringen die Ionen von Ionen­ strahl 360 den dünnen und mittleren Bereich von Schicht 240b. Praktisch alle Ionen des Ionenstrahls 360 durchdringen den dünnen Bereich von Schicht 240b, erreichen das Substrat 231 und bilden relativ tiefe Bereiche von implantierten Zonen 370. Ein Teil der Ionen von Ionenstrahl 360, der die mittleren Bereiche von Schicht 240b durchdringt, wird in den mittleren Bereichen von Schicht 240b eingefangen, so daß nur eine gerin­ gere Anzahl von Ionen in das Substrat 231 eindringt. Die Ionen des Ionenstrahls 360, die die mittleren Bereiche von Schicht 240b durchdrungen haben, treten in Substrat 231 ein und bilden einen relativ flachen Bereich der implantierten Zone 370. Die ionenimplantierten Zonen 370 sind in Substrat 231 zwischen den dicksten Bereichen von Schicht 240b und den Trennbereichen 210 gebildet. Der Ionenstrahl 360 trifft im wesentlichen senkrecht auf die Struktur.
Fig. 3L zeigt die Struktur von Fig. 3K, nachdem die ionenim­ plantierten Zonen 270 und 290 weiter seitlich und vertikal in das Substrat 230 getrieben worden sind und die Übergänge 300 gebildet haben. Die ionenimplantierten Zonen 370 sind weiter seitlich und vertikal in Substrat 231 getrieben worden und bilden die Übergänge 310. Ein ausreichender Teil der Ionen aus den ionenimplantierten Zonen 270 und 290 gelangt unter das Gate-Bauteil 220, so daß sich die Übergänge 300 unter die Ränder von Gate-Bauteil 220 ausdehnen. Ein ausreichender Teil der Ionen aus den ionenimplantierten Regionen 370 gelangt unter das Gate-Bauteil 221, so daß sich die Übergänge 310 unter die Ränder des Gate-Bauteils 221 ausdehnen.
Verfahrensführung bei dem dritten Ausführungsbeispiel:
Die Details der Verfahrensführung bei dem Aufbau der zwei MOS-Bauelemente für das dritte Ausführungsbeispiel sind die­ selben, die vorher für das erste und das zweite Ausführungs­ beispiel beschrieben wurden.
Zusätzlich müssen die Substratgebiete 230 und 231 von entge­ gengesetztem Leitungstyp sein. Ein Substratgebiet kann z. B. eine dotierte Senke sein.
Die Ionen von Ionenstrahl 260 und 280 sind vom selben Lei­ tungstyp und vom entgegengesetzten Leitungstyp der Ionen von Ionenstrahl 360. Die Hochtemperaturschritte, die für die ionenimplantierten Zonen und zum Aktivieren der Ionen ge­ braucht werden, werden normalerweise gleichzeitig durchge­ führt. Abhängig von den verwendeten Spezies und den Verfah­ renserfordernissen können jedoch die Hochtemperaturschritte für ein Bauelement vor dem Implantationsschritt für das andere Bauelement erfolgen.
Zu beachten ist, daß der Verfahrensablauf des ersten Ausfüh­ rungsbeispiels verwendet werden kann, um sowohl n- als auch p-Kanalbauteile in einer integrierten CMOS-Schaltung zu bil­ den, und daß in ähnlicher Weise der Fertigungsablauf des zwei­ ten Ausführungsbeispiels ebenso verwendet werden kann.

Claims (5)

1. Verfahren zur Herstellung einer integrierten Metalloxid- Halbleiter-Schaltung, wobei
  • a) ein isoliertes Gate (20) auf einem Abschnitt eines Halb­ leitersubstrats (30) gebildet wird;
  • b) eine Isolierschicht (40a) aus einem thermischen Oxid über den Substrat einschließlich der Oberseite und der Sei­ tenwandungen des isolierten Gates gebildet wird;
  • c) auf der Isolierschicht (40a) eine Niedertemperatur-Oxid­ schicht (50) aufgebracht wird;
  • d) die Niedertemperatur-Oxidschicht (50) anisotrop geätzt wird;
  • e) das Ätzen nach einer bestimmten Zeit derart gestoppt wird, daß ein Teil (50a) der Niedertemperatur-Oxidschicht benachbart zu den Seitenwänden des Gates zurückbleiben, um Abstandsstücke (50a) zu bilden, wobei die Abstandsstücke ein Ätzen der darunter liegenden Abschnitte der Isolierschicht (40) aus thermischem Oxid verhindern;
  • f) erste Ionen eines einen Leitungstyp bestimmenden Dotier­ stoffs auf die Oberfläche der im Verfahrensschritt (e) ent­ standenen Struktur auftreffen gelassen werden, wobei das Ga­ te (20) und die Abstandsstücke (50a) das darunter liegende Substrat derart maskieren, daß die von den ersten Ionen im­ plantierten Bereiche an entgegengesetzten Seiten des Gates gebildet und durch die nicht implantierten Bereiche unter dem Gate und den Abstandsstücken getrennt werden;
  • g) die Abstandsstücke (50a) derart entfernt werden, daß die verbleibende Isolierschicht (40) thermischen Oxids in den Bereichen eine größere Dicke erhält, wo sie durch die Ab­ standsstücke (50a) geschützt wurde;
  • h) zweite Ionen eines denselben Leitungstyp wie die ersten Ionen bestimmenden Dotierstoffs auf die Oberfläche der im Verfahrensschritt (g) entstandenen Struktur auftreffen ge­ lassen werden, wobei das Gate das darunterliegende Substrat gegenüber den zweiten Ionen maskiert, wobei die verbliebene Isolierschicht (40) thermischen Oxids eine Streuung der zweiten Ionen bewirkt, und wobei die Dosis der zweiten Ionen so eingestellt wird, daß die dem Substratbereich unter dem Gate unmittelbar benachbarten Substratbereiche eine gerin­ gere Ionenkonzentration erhalten, als die im Schritt (f) mit den ersten Ionen implantierten Substratbereiche; und
  • i) das Substrat erhitzt wird, um einen Teil der Ionen unter das Gate zu diffundieren und um die Ionen zu aktivieren.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß im Schritt (e) das Ätzen derart gestoppt wird, daß nur eine vorgegebene Dicke der Niedertemperatur-Oxidschicht entfernt wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß im Schritt (g) nach Entfernen der Abstandsstücke (50a) auch ein Teil der darunterliegenden Isolierschicht (40) thermischen Oxids entfernt wird.
4. Verfahren zur Herstellung einer integrierten Komplemen­ tär-Metalloxid-Halbleiter-Schaltung (CMOS-Schaltung), wobei erste und zweite isolierte Gates (220 bzw. 221) auf ersten bzw. zweiten Bereichen (230, 231) eines Halbleitersubstrats gebildet werden, wobei
  • a) eine Isolierschicht (240, 240a) auf dem Substrat ein­ schließlich der Seitenwände und der Oberseite der ersten und zweiten Gates (220, 221) aufgebracht wird;
  • b) Abstandsstücke (250a, 250b) an einander entgegengesetz­ ten Seitenwänden der ersten und zweiten Gates (220, 221) auf der Isolierschicht (240, 240a) aufgebracht werden;
  • c) erste Ionen eines einen ersten Leitungstyp bestimmenden Dotierstoffs auf die Oberfläche der aus Verfahrensschritt (b) erhaltenen Struktur derart auftreffen gelassen werden, daß benachbart zu den ersten Gates (220) durch die ersten Ionen implantierte Bereiche (270) im Substrat gebildet wer­ den, wobei die Abstandsstücke (250a) die ersten Ionen davon abhalten, dort in das Substrat zu gelangen;
  • d) die Abstandsstücke (250a) von den Seitenwänden der er­ sten Gates (220) entfernt werden;
  • e) zweite Ionen eines den ersten Leitungstyp bestimmenden Dotierstoffs auf die Oberfläche der aus dem Verfahrens­ schritt (d) erhaltenen Struktur auf die die ersten Gates (220) umgebenden ersten Bereiche (230) auftreffen gelassen werden;
  • f) dritte Ionen eines einen zweiten Leitungstyp bestimmen­ den Dotierstoffs auf die Oberfläche der aus Verfahrens­ schritt (e) erhaltenen Struktur auf die die zweiten Gates (221) umgebenden zweiten Bereiche (231) auftreffen gelassen werden;
  • g) die Abstandsstücke (250b) von den Seitenwänden der zwei­ ten Gates (221) entfernt werden;
  • h) vierte Ionen eines den zweiten Leitungstyp bestimmenden Dotierstoffs auf die Oberfläche der aus Verfahrensschritt (g) erhaltenen Struktur auf die den zweiten Gates (221) be­ nachbarten zweiten Bereiche (231)auftreffen gelassen werden; und
  • i) die Struktur erhitzt wird, um einen Teil der ersten und/oder zweiten Ionen unter die jeweiligen Gates diffundie­ ren zu lassen und die Dotierstoffe zu aktivieren.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet,
daß im Schritt (a) eine thermische Oxidschicht aufwachsen gelassen wird, und
daß die Abstandsstücke gebildet werden, indem auf die ge­ samte Oberfläche der thermischen Oxidschicht eine Niedertem­ peratur-Oxidschicht aufgebracht und diese derart selektiv entfernt wird, daß die Niedertemperatur-Oxidschicht nur be­ nachbart zu den Seitenwänden der ersten und zweiten Gates verbleibt.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10146933A1 (de) * 2001-09-24 2003-04-30 Infineon Technologies Ag Integrierte Halbleiteranordnung mit Abstandselement und zugehörige Verwendung des Abstandselementes

Families Citing this family (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4843023A (en) * 1985-09-25 1989-06-27 Hewlett-Packard Company Process for forming lightly-doped-drain (LDD) without extra masking steps
GB2190790B (en) * 1986-05-12 1989-12-13 Plessey Co Plc Improvements in transistors
JPH0626219B2 (ja) * 1987-11-05 1994-04-06 シャープ株式会社 イオン注入方法
US4818714A (en) * 1987-12-02 1989-04-04 Advanced Micro Devices, Inc. Method of making a high performance MOS device having LDD regions with graded junctions
US4833099A (en) * 1988-01-07 1989-05-23 Intel Corporation Tungsten-silicide reoxidation process including annealing in pure nitrogen and subsequent oxidation in oxygen
US4774201A (en) * 1988-01-07 1988-09-27 Intel Corporation Tungsten-silicide reoxidation technique using a CVD oxide cap
US4908326A (en) * 1988-01-19 1990-03-13 Standard Microsystems Corporation Process for fabricating self-aligned silicide lightly doped drain MOS devices
US4855247A (en) * 1988-01-19 1989-08-08 Standard Microsystems Corporation Process for fabricating self-aligned silicide lightly doped drain MOS devices
GB2214349B (en) * 1988-01-19 1991-06-26 Standard Microsyst Smc Process for fabricating mos devices
US4912061A (en) * 1988-04-04 1990-03-27 Digital Equipment Corporation Method of forming a salicided self-aligned metal oxide semiconductor device using a disposable silicon nitride spacer
US5015595A (en) * 1988-09-09 1991-05-14 Advanced Micro Devices, Inc. Method of making a high performance MOS device having both P- and N-LDD regions using single photoresist mask
US5516821A (en) * 1988-09-15 1996-05-14 Argus Chemical Corporation Polymer stabilizer and polymer compositions stabilized therewith
JP2507557B2 (ja) * 1988-09-29 1996-06-12 三菱電機株式会社 半導体装置の製造方法
US4978627A (en) * 1989-02-22 1990-12-18 Advanced Micro Devices, Inc. Method of detecting the width of lightly doped drain regions
JPH0316123A (ja) * 1989-03-29 1991-01-24 Mitsubishi Electric Corp イオン注入方法およびそれにより製造される半導体装置
US5013675A (en) * 1989-05-23 1991-05-07 Advanced Micro Devices, Inc. Method of forming and removing polysilicon lightly doped drain spacers
JP2760068B2 (ja) * 1989-07-18 1998-05-28 ソニー株式会社 Ｍｉｓ型半導体装置の製造方法
DE3924062C2 (de) * 1989-07-21 1993-11-25 Eurosil Electronic Gmbh EEPROM-Halbleitereinrichtung mit Isolierzonen für Niedervolt-Logikelemente
JPH0783066B2 (ja) * 1989-08-11 1995-09-06 株式会社東芝 半導体装置の製造方法
US4994404A (en) * 1989-08-28 1991-02-19 Motorola, Inc. Method for forming a lightly-doped drain (LDD) structure in a semiconductor device
US5153145A (en) * 1989-10-17 1992-10-06 At&T Bell Laboratories Fet with gate spacer
US5200351A (en) * 1989-10-23 1993-04-06 Advanced Micro Devices, Inc. Method of fabricating field effect transistors having lightly doped drain regions
US4981810A (en) * 1990-02-16 1991-01-01 Micron Technology, Inc. Process for creating field effect transistors having reduced-slope, staircase-profile sidewall spacers
US5102816A (en) * 1990-03-27 1992-04-07 Sematech, Inc. Staircase sidewall spacer for improved source/drain architecture
DE69132695T2 (de) * 1990-05-11 2002-06-13 Koninkl Philips Electronics Nv CMOS-Verfahren mit Verwendung von zeitweilig angebrachten Siliciumnitrid-Spacern zum Herstellen von Transistoren (LDD) mit leicht dotiertem Drain
US5045486A (en) * 1990-06-26 1991-09-03 At&T Bell Laboratories Transistor fabrication method
US5234852A (en) * 1990-10-10 1993-08-10 Sgs-Thomson Microelectronics, Inc. Sloped spacer for MOS field effect devices comprising reflowable glass layer
KR940004446B1 (ko) * 1990-11-05 1994-05-25 미쓰비시뎅끼 가부시끼가이샤 반도체장치의 제조방법
JP2794678B2 (ja) 1991-08-26 1998-09-10 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
JP2717237B2 (ja) 1991-05-16 1998-02-18 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
US5424234A (en) * 1991-06-13 1995-06-13 Goldstar Electron Co., Ltd. Method of making oxide semiconductor field effect transistor
US5241203A (en) * 1991-07-10 1993-08-31 International Business Machines Corporation Inverse T-gate FET transistor with lightly doped source and drain region
KR960009994B1 (ko) * 1992-10-07 1996-07-25 삼성전자 주식회사 반도체 메모리 장치 및 그 제조방법
TW297142B (de) * 1993-09-20 1997-02-01 Handotai Energy Kenkyusho Kk
US5576231A (en) * 1993-11-05 1996-11-19 Semiconductor Energy Laboratory Co., Ltd. Process for fabricating an insulated gate field effect transistor with an anodic oxidized gate electrode
TW299897U (en) * 1993-11-05 1997-03-01 Semiconductor Energy Lab A semiconductor integrated circuit
US5439847A (en) * 1993-11-05 1995-08-08 At&T Corp. Integrated circuit fabrication with a raised feature as mask
US5439831A (en) * 1994-03-09 1995-08-08 Siemens Aktiengesellschaft Low junction leakage MOSFETs
JP3402400B2 (ja) 1994-04-22 2003-05-06 株式会社半導体エネルギー研究所 半導体集積回路の作製方法
US6747627B1 (en) 1994-04-22 2004-06-08 Semiconductor Energy Laboratory Co., Ltd. Redundancy shift register circuit for driver circuit in active matrix type liquid crystal display device
DE4415568C2 (de) * 1994-05-03 1996-03-07 Siemens Ag Herstellungsverfahren für MOSFETs mit LDD
US5501997A (en) * 1994-05-03 1996-03-26 United Microelectronics Corp. Process of fabricating semiconductor devices having lightly-doped drain
KR100189964B1 (ko) * 1994-05-16 1999-06-01 윤종용 고전압 트랜지스터 및 그 제조방법
JP3330736B2 (ja) * 1994-07-14 2002-09-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5650343A (en) * 1995-06-07 1997-07-22 Advanced Micro Devices, Inc. Self-aligned implant energy modulation for shallow source drain extension formation
KR0166850B1 (ko) * 1995-09-25 1999-01-15 문정환 트랜지스터 제조방법
KR100242944B1 (ko) * 1996-12-09 2000-02-01 윤종용 반도체소자 제조방법
US6054356A (en) * 1996-12-10 2000-04-25 Advanced Micro Devices, Inc. Transistor and process of making a transistor having an improved LDD masking material
JP3753827B2 (ja) * 1997-01-20 2006-03-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
FR2760130B1 (fr) * 1997-02-25 1999-07-02 Sgs Thomson Microelectronics Transistor mos a faible resistance de drain
US5989964A (en) * 1997-03-17 1999-11-23 Advanced Micro Devices, Inc. Post-spacer LDD implant for shallow LDD transistor
US6117719A (en) * 1997-12-18 2000-09-12 Advanced Micro Devices, Inc. Oxide spacers as solid sources for gallium dopant introduction
US6110785A (en) * 1998-04-29 2000-08-29 Advanced Micro Devices, Inc. Formulation of high performance transistors using gate trim etch process
KR100343135B1 (ko) * 1998-07-24 2002-09-18 삼성전자 주식회사 단채널효과를개선한모스트랜지스터제조방법
US6489952B1 (en) * 1998-11-17 2002-12-03 Semiconductor Energy Laboratory Co., Ltd. Active matrix type semiconductor display device
EP1017087A1 (de) * 1998-12-29 2000-07-05 STMicroelectronics S.r.l. Herstellungsverfahren für einen halbleitersubstratintegrierten MOS-Transistor
US6309937B1 (en) 1999-05-03 2001-10-30 Vlsi Technology, Inc. Method of making shallow junction semiconductor devices
US6370502B1 (en) * 1999-05-27 2002-04-09 America Online, Inc. Method and system for reduction of quantization-induced block-discontinuities and general purpose audio codec
US6432802B1 (en) * 1999-09-17 2002-08-13 Matsushita Electronics Corporation Method for fabricating semiconductor device
US6339005B1 (en) 1999-10-22 2002-01-15 International Business Machines Corporation Disposable spacer for symmetric and asymmetric Schottky contact to SOI MOSFET
US6531365B2 (en) 2001-06-22 2003-03-11 International Business Machines Corporation Anti-spacer structure for self-aligned independent gate implantation
US6642147B2 (en) 2001-08-23 2003-11-04 International Business Machines Corporation Method of making thermally stable planarizing films
US6562713B1 (en) 2002-02-19 2003-05-13 International Business Machines Corporation Method of protecting semiconductor areas while exposing a gate
JP4209136B2 (ja) * 2002-05-30 2009-01-14 パナソニック株式会社 半導体装置及びその製造方法
US6657244B1 (en) 2002-06-28 2003-12-02 International Business Machines Corporation Structure and method to reduce silicon substrate consumption and improve gate sheet resistance during silicide formation
US6911695B2 (en) * 2002-09-19 2005-06-28 Intel Corporation Transistor having insulating spacers on gate sidewalls to reduce overlap between the gate and doped extension regions of the source and drain
US6762085B2 (en) * 2002-10-01 2004-07-13 Chartered Semiconductor Manufacturing Ltd. Method of forming a high performance and low cost CMOS device
US6972236B2 (en) * 2004-01-30 2005-12-06 Chartered Semiconductor Manufacturing Ltd. Semiconductor device layout and channeling implant process
CN101452853B (zh) * 2007-12-07 2010-09-29 中芯国际集成电路制造(上海)有限公司 Mos晶体管的形成方法
WO2010051266A2 (en) * 2008-10-31 2010-05-06 Applied Materials, Inc. Improving the conformal doping in p3i chamber
US8138547B2 (en) * 2009-08-26 2012-03-20 International Business Machines Corporation MOSFET on silicon-on-insulator REDX with asymmetric source-drain contacts
US20140015031A1 (en) * 2012-07-12 2014-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and Method for Memory Device
CN102945809A (zh) * 2012-11-30 2013-02-27 上海宏力半导体制造有限公司 漂移区的形成方法
FR3069376B1 (fr) * 2017-07-21 2020-07-03 Stmicroelectronics (Rousset) Sas Transistor comprenant une grille elargie
FR3069374B1 (fr) 2017-07-21 2020-01-17 Stmicroelectronics (Rousset) Sas Transistor mos a effet bosse reduit
FR3069377B1 (fr) 2017-07-21 2020-07-03 Stmicroelectronics (Rousset) Sas Transistor mos a double blocs de grille a tension de claquage augmentee
US11152381B1 (en) * 2020-04-13 2021-10-19 HeFeChip Corporation Limited MOS transistor having lower gate-to-source/drain breakdown voltage and one-time programmable memory device using the same
US11114140B1 (en) 2020-04-23 2021-09-07 HeFeChip Corporation Limited One time programmable (OTP) bits for physically unclonable functions
US11437082B2 (en) 2020-05-17 2022-09-06 HeFeChip Corporation Limited Physically unclonable function circuit having lower gate-to-source/drain breakdown voltage

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3472712A (en) * 1966-10-27 1969-10-14 Hughes Aircraft Co Field-effect device with insulated gate
US3475234A (en) * 1967-03-27 1969-10-28 Bell Telephone Labor Inc Method for making mis structures
US3481030A (en) * 1966-04-14 1969-12-02 Philips Corp Method of manufacturing a semiconductor device
US4198250A (en) * 1979-02-05 1980-04-15 Intel Corporation Shadow masking process for forming source and drain regions for field-effect transistors and like regions
EP0216053A2 (de) * 1985-09-26 1987-04-01 Motorola, Inc. Abnehmbares Seitenwandabstandstück zur Bildung eines niedrigdotierten Drains mittels einer einzigen Maskierungsstufe

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3997367A (en) * 1975-11-20 1976-12-14 Bell Telephone Laboratories, Incorporated Method for making transistors
US4404576A (en) * 1980-06-09 1983-09-13 Xerox Corporation All implanted MOS transistor
US4356623A (en) * 1980-09-15 1982-11-02 Texas Instruments Incorporated Fabrication of submicron semiconductor devices
US4366613A (en) * 1980-12-17 1983-01-04 Ibm Corporation Method of fabricating an MOS dynamic RAM with lightly doped drain
US4536944A (en) * 1982-12-29 1985-08-27 International Business Machines Corporation Method of making ROM/PLA semiconductor device by late stage personalization
US4509991A (en) * 1983-10-06 1985-04-09 International Business Machines Corporation Single mask process for fabricating CMOS structure
JPS60193371A (ja) * 1984-03-15 1985-10-01 Toshiba Corp 半導体装置の製造方法
JPS60200572A (ja) * 1984-03-26 1985-10-11 Hitachi Ltd 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3481030A (en) * 1966-04-14 1969-12-02 Philips Corp Method of manufacturing a semiconductor device
US3472712A (en) * 1966-10-27 1969-10-14 Hughes Aircraft Co Field-effect device with insulated gate
US3475234A (en) * 1967-03-27 1969-10-28 Bell Telephone Labor Inc Method for making mis structures
US4198250A (en) * 1979-02-05 1980-04-15 Intel Corporation Shadow masking process for forming source and drain regions for field-effect transistors and like regions
EP0216053A2 (de) * 1985-09-26 1987-04-01 Motorola, Inc. Abnehmbares Seitenwandabstandstück zur Bildung eines niedrigdotierten Drains mittels einer einzigen Maskierungsstufe

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10146933A1 (de) * 2001-09-24 2003-04-30 Infineon Technologies Ag Integrierte Halbleiteranordnung mit Abstandselement und zugehörige Verwendung des Abstandselementes
DE10146933B4 (de) * 2001-09-24 2007-07-19 Infineon Technologies Ag Integrierte Halbleiteranordnung mit Abstandselement und Verfahren zu ihrer Herstellung

Also Published As

Publication number Publication date
CN87107677A (zh) 1988-06-22
GB2197532A (en) 1988-05-18
CN1009600B (zh) 1990-09-12
KR960000224B1 (ko) 1996-01-03
GB2197532B (en) 1990-07-11
KR880006762A (ko) 1988-07-25
US4728617A (en) 1988-03-01
GB8712515D0 (en) 1987-07-01
DE3734304A1 (de) 1988-05-05
JPS63124468A (ja) 1988-05-27
JP2650035B2 (ja) 1997-09-03

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