DE69105621T2 - Herstellungsverfahren eines Kanals in MOS-Halbleiteranordnung. - Google Patents

Herstellungsverfahren eines Kanals in MOS-Halbleiteranordnung.

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Description

  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung von Halbleitervorrichtungen, das aufweist: den Schritt der Bildung einer ersten Gatteroxidschicht auf einem Elementbereich eines Halbleitersubstrats eines ersten Leitfähigkeitstyps; den Schritt der Bildung einer ersten Polysiliciumschicht auf der ersten Gatteroxidschicht; den Schritt des Eingebens von Fremdatomen eines zweiten Leitfähigkeitstyps mit einer der ersten Leitfähigkeit entgegengesetzten Polarität in die Polysiliciumschicht; und den Schritt des Diffundierens von Fremdatomen des zweiten Leitfähigkeitstyps aus der ersten Polysiliciumschicht, in welche die Fremdatome des zweiten Leitfähigkeitstyps eingegeben worden sind, zum Elementbereich hin.
  • Ein solches Verfahren ist in der Druckschrift GB-A-2 005 075 beschrieben.
  • Weitere Verfahren sind in der Druckschrift JP-A-52065683 beschrieben.
  • Die Bildung von MOS-Transistorgattern unter Verwendung von Polysilicium ist in der Publikation "Semiconductor Devices - Physics and Technology" von S.M. Sze, Wiley & Sons, 1985, beschrieben.
  • MOS-Transistoren mit Schichten aus polykristallinem Silicium (Polysilicium), in die hochkonzentrierte Fremdatome eingegeben worden sind als Gatterelektroden, sind als Siliciumgacter-MOS-Transistoren bekannt. Solche Siliciumgatter-MOS-Transistoren einschließlich MOS- Transistoren mit P-Kanal auf einem N-leitenden Siliciumsubstrat werden allgemein durch Verfahren hergestellt, die in den Fig. 1A bis 1D dargestellt sind.
  • Zunächst wird, wie in Fig. 1A dargestellt, ein Feldisolierfilm 31 zum Trennen von Elementen auf der Oberfläche eines N-leitenden Siliciumsubstrats 32 durch selektive Oxidation gebildet, um Elementbereiche 33 voneinander zu trennen.
  • Wie in Fig. 1B gezeigt, wird dann ein Siliciumoxidfilm 34 auf dem Elementbereich 33 gebildet. Zum Steuern der Schwellenspannung des MOS-Transistors werden P-leitende Fremdatome, wie etwa Borionen, durch den Siliciumoxidfilm 34 in den Elementbereich 33 implantiert.
  • Nach Beseitigung des Siliciumoxidfilms 34, wie in Fig. 1C dargestellt, wird ein weiterer reiner Siliciumoxidfilm (ein Gatteroxidfilm) 35 bis auf eine spezifizierte Dicke ausgebildet. Über die gesamte Oberfläche wird eine Polysiliciumschicht 36 aufgebracht, in die N-leitende Fremdatome, wie etwa Phosphor, eindiffundiert werden. Die mit Phosphor diffundierte Polysiliciumschicht 36 wird als Gatterelektrodenmaterial im nachfolgenden Schritt benutzt. Die während der Diffusion des Phosphors in die Polysiliciumschicht 36 durchgeführte Wärmebehandlung hat in den Elementbereich 33, der einen P-leitenden Bereich 37 bildet, implantierte Ionen aktiviert.
  • Wie in 1D gezeigt, wird dann die Polysiliciumschicht 36 auf die gewünschte Form gemustert, um die Gatterelektrode 38 des MOS-Transistors zu bilden. Danach werden P-leitende Fremdatome, wie etwa Borionen, in das Substrat implantiert, um die P-leitenden Source- und Drainbereiche 39 und 39 an der Oberfläche des Elementbereiches 33 zu bilden.
  • Das vorerwähnte Herstellungsverfahren wird derzeit in großem Umfang benutzt. Da jedoch MOS-Transistoren immer kleiner werden, hat die Herstellung von feinen MOS-Transistoren, insbesondere MOS-Transistoren mit P-Kanal, begonnen, ein Problem zu stellen. Um nämlich bei MOS-Transistoren mit P- Kanal, die N-leitende, mit Fremdatomzusatz versehene Polysilicium-Gatterelektroden 38 verwenden, die Schwellenspannung der MOS-Transistoren auf einen praktischen Bereich von -0.8 V bis -0.5 V einzustellen, werden P-leitende Borionen in den Kanalabschnitt (den Bereich zwischen den Source- und Draindiffusionsbereichen) implantiert, wie oben beschrieben, um einen P-leitenden Bereich 37 in der Nähe der Grenzfläche zwischen dem Gateoxidfilm 35 und dem Siliciumsubstrat 32 zu bilden, wie in Fig. 1D dargestellt.
  • Fig. 2 zeigt ein Fremdatomprofil in Substrattiefenrichtung am Kanalabschnitt des MOS-Transistors mit P-Kanal der Fig. 1D.
  • Um die Schwellenspannung des MOS-Transistors zu steuern, ist es erforderlich, die Fremdatomkonzentration im P-leitenden Bereich 37 ausreichend zu erhöhen und ihr eine flache Verteilung zu geben. Es ist weiter erforderlich, die Spitze der Fremdatomverteilung in der Grenzfläche mit dem Gateoxidfilm zu plazieren, sofern dies möglich ist.
  • Bei Benutzung der Ionenimplantation zur Steuerung der Schwellenspannung des MOS-Transistors, wie oben erwähnt, verursacht die Herstellung von MOS-Transistoren mit dem implantierten, Ionen ausgesetzten Siliciumoxidfilm 34, wie er ist, viele Probleme.
  • Da kleinere MOS-Transistoren dünnere Gatteroxidfilme erfordern, kann die Verwendung von Siliciumoxidfilmen, die implantierten Tonen ohne irgendeine Behandlung ausgesetzt sind, eine ausreichende Stehspannung und Zuverlässigkeit nicht gewährleisten.
  • Um dieses Problem zu vermeiden, wird, nachdem die Ionenimplantation gemäß Fig. 1B vollständig durchgeführt worden ist, der Siliciumoxidfilm 34 entfernt, und dann wird ein neuer, reiner Gatteroxidfilm 35 bis auf eine spezifizierte Dicke gebildet.
  • Bei diesem Herstellungsverfahren wird aber der Gateoxidfilm 35 nach der Ionenimplantation von Bor zur Steuerung der Schwellenspannung des MOS-Transistors gebildet. Die Folge ist, daß nahe an der Oberfläche des Substrats befindliche Boratome in den Gatteroxidfilm 35 absorbiert werden, was die Borkonzentration in der Nähe der Substratoberfläche verringert. Dies macht es schwierig, die Spitze der Fremdatomverteilung in der Grenzfläche zum Gateoxidfilm zu plazieren.
  • Die obige Erscheinung vertieft die Diffusionstiefe xj des P- leitenden Fremdatombereichs in Fig. 2, so daß die Herstellung von feinen MOS-Transistoren mit P-Kanal extrem schwierig wird.
  • Gemäß der Erfindung ist das eingangs definierte Verfahren gekennzeichnet durch:
  • - den Schritt des nacheinander erfolgenden Beseitigens der ersten Polysiliciumschicht und der ersten Gatteroxidschicht;
  • - den Schritt des Bildens einer zweiten Gatteroxidschicht auf dem Elementbereich,
  • - den Schritt des Bildens einer zweiten Polysiliciumschicht auf mindestens der zweiten Gatteroxidschicht; und
  • - den Schritt des Zusetzens von Fremdatomen eines zweiten Leitfähigkeitstpys mit einer dem ersten Leitfähigkeitstyp entgegengesetzten Polarität in die zweite Polysiliciumschicht.
  • Die Erfindung kann anhand der nachfolgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen besser verstanden werden:
  • Fig. 1A-1D sind Querschnittsansichten, von denen jede den Aufbau eines Elementes bei der Herstellung üblicher MOS-Transistoren mit P-Kanal zeigt;
  • Fig. 2 zeigt ein Fremdatomprofil in Substrattiefenrichtung am Kanalabschnitt des MOS-Transistors in Fig. 1D;
  • Fig. 3A-3E sind Querschnittsansichten, von denen jede den Aufbau eines Elementes bei der Herstellung von MOS-Transistoren mit P-Kanal gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 4 zeigt ein Fremdatomprofil in Substrattiefenrichtung am Kanalabschnitt des MOS-Transistors in Fig. 3E; und
  • Fig. 5A-5E sind Querschnittsansichten, von denen jede den Aufbau eines Elementes bei der Herstellung von MOS-Transistoren mit P-Kanal gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt.
  • Bezugnehmend auf die beigefügten Zeichnungen wird nunmehr eine erste Ausführungsform der vorliegenden Erfindung beschrieben.
  • Die Fig. 3A-3E veranschaulichen die Prozesse zur Herstellung von MOS-Transistoren mit P-Kanal auf einem N-leitenden siliciumsubstrat gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
  • Zuerst wird ein Feldisolierfilm 11 zum Trennen der Elemente auf der Oberfläche eines N-leitenden Siliciumsubstrats 12 durch selektives Oxidieren gebildet, wie in Fig. 3A dargestellt. Als Ergebnis ist der Elementbereich 13 von den anderen Elementbereichen getrennt.
  • Dann wird auf dem Elementbereich 13 ein Siliciumoxidfilm (Gatteroxidfilm) 14 von beispielsweise 10 nm oder darunter durch thermische Oxidation gebildet. Dieser Schritt und die vorhergehenden Schritte sind die gleichen wie die in Verbindung mit Fig. 1 beschriebenen.
  • Wie in Fig. 3B dargestellt, wird dann über die gesamte Oberfläche des Substrats eine Polysiliciumschicht 15 bis auf eine Dicke von annähernd 400 nm aufgebracht. In die polysiliciumschicht 15 werden P-leitende Fremdatome, wie etwa Borionen, mit einer Beschleunigungsspannung 40 KeV und einer Dosis von 5 x 10¹&sup5;cm&supmin;² implantiert.
  • Danach erfährt die Polysiliciumschicht 15 zur Steuerung der Schwellenspannung des MOS-Transistors während 30 Minuten eine Wärmebehandlung bei 900ºC in einer Stickstoffatmosphäre, die 10% Wasserstoff enthält, was Boratome veranlaßt, aus der Polysiliciumschicht 15 zur Oberfläche des Substrats zu diffundieren, mit dem Ergebnis, daß ein P-leitender Bereich 16 gebildet wird, wie in Fig. 3C dargestellt.
  • Der Vorteil der Zugabe von Wasserstoff in eine Gasatmosphäre besteht darin, daß wenn eine Wärmebehandlung bei 900ºC, wie oben erwähnt, in einer Wasserstoff enthaltenden Stickstoffatmosphäre durchgeführt wird, die Diffusionsgeschwindigkeit des Bors in der Siliciumoxidschicht 14 nahezu tausend mal schneller als in einer reinen Stickstoffatmosphäre ist, wobei aber die Diffusionsgeschwindigkeit im Siliciumsubstrat 12 nicht so sehr zunimmt. Durch Ausnutzen dieser Eigenschaft ist es möglich, einen flachen P-leitenden Bereich 15 im Siliciumsubstrat 12 zu bilden. Das heißt, daß Boratome in der mit Borzusatz versehenen Polysiliciumschicht 15 wirkungsvoll durch die Siliciumoxidschicht 14 zum Siliciumsubstrat 12 transferiert werden, ohne Anheben der Wärmebehandlungstemperatur oder Verlängern der Diffusionsdauer, was die Borkonzentration in der Oberfläche des Substrats steigert. Die Folge ist, daß der an der Oberfläche des Siliciumsubstrats gebildete P-leitende Bereich eine flache Diffusionstiefe und eine hohe Konzentration aufweist. Das gleiche Ergebnis kann durch Wärmebehandlung in einer Stickstoffatmosphäre erzielt werden, die Wasser anstelle von Wasserstoff enthält, wenn Bor von der Polysiliciumschicht 15 zur Oberfläche des Siliciumsubstrats 12 diffundiert wird.
  • Unmittelbar nachdem dieser Prozeß beendet ist, ist die Polysiliciumschicht 15 wegen der implantierten Borionen P- leitend.
  • Als nächstes wird gemäß Fig. 3D die Polysiliciumschicht 15 durch eine 60 Minuten dauernde thermische Diffusion bei 900ºC in einer Atmosphäre von N-leitenden Fremdatomen, wie etwa Phosphor, in eine N-leitende Schicht umgewandelt, um Gatterelektrodenmaterial zu bilden. In diesem Falle diffundiert Phosphor wesentlich langsamer als Bor in die Siliciumoxdischicht 14, so daß der Phosphor kaum in das Substrat diffundiert.
  • Wie in Fig. 3E gezeigt, werden, nachdem das Gatterelektrodenmaterial (die N-leitende Polysiliciumschicht 15) unter Benutzung der Gatterelektrode 17 und des Feldisolierfilms 11 als Masken auf die gewünschte Form gemustert ist, um die Gatterelektrode 17 des MOS-Transistors zu bilden, P-leitende Fremdatome, wie etwa Borionen, in das Substrat mit einer Beschleunigungsgeschwindigkeit von 35 KeV und einer Dosis von 1 x 10¹&sup5;cm&supmin;² implantiert, um die P&spplus;- leitenden Source- und Draindiffusionsbereiche 18 und 18 zu bilden. Gleichzeitig wird Bor auch in die N-leitende Gatterelektrode 17 implantiert. Trotz der Borionenimplantation ist die N-Leitfähigkeit der Gatterelektrode 17 gewährleistet, da die vorerwähnte Phosphordiffusion die N-leitende Fremdatomkonzentration in der Polysiliciumschicht ausreichend erhöht hat.
  • Fig. 4 zeigt ein Fremdatomprofil in Substrattiefenrichtung am Kanalabschnitt des so hergestellten, in Fig. 3E gezeigten MOS-Transistors mit P-Kanal.
  • Beim Herstellungsverfahren gemäß der obigen Ausführungsform wird der P-leitende Bereich 16 mittels Diffusion durch den Gatteroxidfilm 14 gebildet, was die Steuerung der Schwellenspannung des MOS-Transistors ohne Ionenimplantation durch den Gatteroxidfilm 14 ermöglicht. Dies verhindert, daß die Gatteroxidschicht 14 Ionen ausgesetzt wird, wodurch eine Schädigung durch Ionen vermieden wird. Demgemäß ist es nicht erforderlich, eine Gatteroxidschicht nach der Einstellung der Schwellenspannung des MOS-Transistors zu überarbeiten, was das Plazieren der Spitze der Fremdatomverteilung in Substrattiefenrichtung am Kanalabschnitt des MOS-Transistors in der Grenzfläche mit der Gateoxidschicht erleichtert. Im Zusammenhang damit könnte die Diffusionstiefe xj des P- leitenden Bereichs 16 auf einem so kleinen Wert wie nahezu 0,05 um gehalten werden.
  • Verglichen mit konventionellen MOS-Transistoren mit P-Kanal, die dem gleichen Wärmeprozeß unterzogen werden, konnten in dieser Ausführungsform feine MOS-Transistoren leicht hergestellt werden und zeigten Verbesserungen von immerhin nahezu 0,15 um beim verringerten Schwellenwert aufgrund einer kürzeren Gatterlänge bzw. aufgrund der sog. Kurzkanalwirkungen.
  • Bei dem vorliegenden Herstellungsverfahren ist es möglich, die Fremdatomkonzentration an der Oberfläche des Kanalabschnittes mit hoher Genauigkeit einzustellen, da alle Faktoren leicht zu kontrollieren sind. Sie umfassen: die Filmdicke der Gatteroxidschicht 14, die Dosis der in die Polysiliciumschicht 15 implantierten Borionen und die Bordiffusion aus der Polysiliciumschicht 15 zum Substrat 12.
  • Wenn Bor aus der Polysiliciumschicht 15 zur Substratoberfläche durch die 10 nm dicke Gatteroxidschicht 14 mittels Implantation von Borionen in die Polysiliciumschicht 15 während 30 Minuten bei 900ºC und einer Dosis von 1 x 10¹&sup5; bis 5 x 10¹&sup5;cm&supmin;² in einer Wasserstoff enthaltenden Stickstoffatmosphäre diffundiert wurde, wurde die Fremdatomkonzentration an der Substratoberfläche auf 5 x 1o¹&sup6; bis 1 x 10¹&sup8;cm&supmin;³ eingestellt. Gleichzeitig reichte die Diffusionstiefe von 0,03 bis 0,08 um, was die Hälfte oder ein Drittel der Diffusionstiefe bei Vorrichtungen des Standes der Technik ist.
  • Nachfolgend wird die zweite Ausführungsform der vorliegenden Erfindung erläutert.
  • Bei der ersten Ausführungsform wird die Gatteroxidschicht 14 nach der Bildung des P-leitenden Bereiches 16 gemäß Fig. 3C so verwendet, wie sie ist.
  • Wegen des Vorhandenseins von Fremdatomen, die zur Bildung des P-leitenden Bereiches 16 benutzt werden, kann aber die Verwendung der Gatteroxidschicht 14 ohne irgendeine Behandlung eine nachteilige Wirkung auf die Eigenschaften des Transistors haben.
  • Bei der zweiten Ausführungsform wird der ungünstige Einfluß aufgrund der im Gatteroxidfilm 14 verbleibenden Fremdatome beseitigt.
  • Wie in den Fig. 5A und 5B gezeigt, werden der Feldisolierfilm 11, der Siliciumoxidfilm 14 (Gatteroxidschicht) und die Polysiliciumschicht 15 in dieser Reihenfolge gebildet. Borionen werden in den Polysiliciumfilm 15 implantiert und dann vom Polysiliciumfilm 15 zur Oberfläche des Substrats diffundiert, um den P-leitenden Bereich 16 zu bilden. Alle diese Schritte sind die gleichen wie die bei der ersten Ausführungsform.
  • Wie in Fig. 5C dargestellt, werden bei dieser Ausführungsform die Polysiliciumschicht 15 und der Siliciumoxidfilm 14, die zur Bildung des P-leitenden Bereiches 16 benutzt wurden, nacheinander entfernt, um die Oberfläche des Elementbereichs 14 freizulegen. Die Beseitigung der Polysiliciumschicht 15 wird beispielsweise durch Naßätzen bewirkt, während die Beseitigung des Siliciumoxidfilms 14 durch, beispielsweise, Plasmaätzen erreicht wird, das als CDE (Chemical Dry Etching bzw. chemisches Trockenätzen) bekannt ist.
  • Dann wird, wie in Fig. 5D dargestellt, ein reiner Siliciumoxidfilm (Gatteroxidfilm) 19 auf der Oberfläche des Substrats durch, beispielsweise, thermische Oxidation, gebildet. Danach wird über der ganzen Oberfläche des Substrats eine Polysiliciumschicht 20 bis zu einer Dicke von nahezu 500 nm durch CVD (Chemical Vapor Deposition bzw. chemische Abscheidung aus der Gasphase) aufgebracht. Zum Polysiliciumfilm 20 hin werden N-leitende Fremdatome, wie etwa Phosphor, diffundiert, um Gatterelektrodenmaterial zu bilden.
  • Als nächstes wird, wie in Fig. 5E gezeigt, die Polysiliciumschicht 20 auf die gewünschte Form gemustert, um die Gatterelektrode 21 des MOS-Transistors zu bilden. Anschließend werden unter Benutzung der Gatterelektrode 21 und des Feldisolierfilms 11 als Masken P-leitende Fremdatome, wie etwa Borionen, bei einer Beschleunigungsspannung von 35 KeV und einer Dosis von 1 x 10¹&sup5;cm&supmin;² implantiert, um die P&spplus;- leitenden Source- und Drain-Diffusionsbereiche 22 und 22 auf der Substratoberfläche zu bilden.
  • Wenngleich die erste und die zweite Ausführungsform der vorliegenden Erfindung auf ein Herstellungsverfahren für diskrete Vorrichtungen angewandt ist, kann es auch auf ein Herstellungsverfahren von MOS-(mit isoliertem Gatter)- Halbleiter-IC's oder integrierten IC's, bestehend aus CCDs (Charge-Coupled Devices bzw. ladungsgekoppelte Vorrichtungen), oder von EPROMs (Electrically Programmable ROMs bzw. elektrisch programmierbare Festwertspeicher), angewandt werden.
  • Wie oben beschrieben, ermöglicht das Halbleiter- Herstellungsverfahren gemäß den beschriebenen Ausführungsformen die Einstellung der Schwellenspannung des MOS-Transistors ohne Ionenimplantation durch die Gatteroxidschicht. Weil die Gatteroxidschicht nicht der Ionenimplantation ausgesetzt ist und der Gatteroxidfilm nach der Einstellung der Schwellenspannung des MOS-Transistors nicht überarbeitet werden muß, ist es leicht, die Spitze der Fremdatomverteilung in Substrattiefenrichtung am Kanalabschnitt in der Grenzfläche mit dem Gatteroxidfilm zu plazieren. Dies erleichtert die Herstellung von feinen MOS- Transistoren.
  • Die Erfindung ist nicht auf die erste und zweite Ausführungsform beschränkt. Obwohl bei den obigen Ausführungsformen Borionen in die Polysiliciumschicht 15 implantiert werden, um den P-leitenden Bereich 16 zu bilden, können statt der Borionen Borbifluoridionen (BF2) implantiert werden. Entweder werden Borionen oder Borbifluoridionen implantiert, und die Spannung zur Beschleunigung der Ionen wird entsprechend der Dicke der Polysiliciumschicht 15 eingestellt, um die implantierten Ionen am Durchdringen der Polysiliciumschicht 15 und Erreichen der darunterliegenden Siliciumoxidschicht 14 zu hindern. Genauer gesagt wird die Spannung auf 40 KeV oder weniger eingestellt, wenn die Schicht 15 eine Dicke von 400 nm besitzt, wie bei der ersten und zweiten Ausführungsform.

Claims (7)

1. Verfahren zur Herstellung von Halbleitervorrichtungen, aufweisend:
- den Schritt der Bildung einer ersten Gatteroxidschicht (14) auf einem Elementbereich (13) eines Halbleitersubstrats (12) eines ersten Leitfähigkeitstyps;
- den Schritt der Bildung einer ersten Polysiliciumschicht (15) auf der ersten Gatteroxidschicht;
- den Schritt des Eingebens von Fremdatomen eines zweiten Leitfähigkeitstyps mit einer der ersten Leitfähigkeit entgegengesetzten Polarität in die Polysiliciumschicht; und
- den Schritt des Diffundierens von Fremdatomen des zweiten Leitfähigkeitstyps aus der ersten Polysiliciumschicht, in welche die Fremdatome des zweiten Leitfähigkeitstyps eingegeben worden sind, zum Elementbereich hin;
gekennzeichnet durch:
- den Schritt des nacheinander erfolgenden Eeseitigens der ersten Polysiliciumschicht und der ersten Gatteroxidschicht;
- den Schritt des Bildens einer zweiten Gatteroxidschicht (19) auf dem Elementbereich,
- den Schritt des Bildens einer zweiten Polysiliciumschicht (20) auf mindestens der zweiten Gatteroxidschicht; und
- den Schritt des Zusetzens von Fremdatomen eines zweiten Leitfähigkeitstpys mit einer dem ersten Leitfähigkeitstyp entgegengesetzten polarität in die zweite Polysiliciumschicht.
2. Verfahren zur Herstellung von Halbleitervorrichtungen nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt des Zusetzens von Fremdatomen eines zweiten Leitfähigkeitstyps mit einer dem ersten Leitfähigkeitstyp entgegengesetzten Polarität in die erste Polysiliciumschicht durch Ionenimplantation erreicht wird.
3. Verfahren zur Herstellung von Halbleitervorrichtungen nach Anspruch 2, dadurch gekennzeichnet, daß der Ionenimplantationsschritt eine Ionenimplantation von Bor einschließt.
4. Verfahren zur Herstellung von Halbleitervorrichtungen nach irgendeinem vorhergehenden Anspruch, dadurch gekennzeichnet, daß der Schritt des Diffundierens von Fremdatomen des zweiten Leitfähigkeitstyps aus der ersten Polysiliciumschicht, in welche Fremdatome des zweiten Leitfähigkeitstyps eingegeben worden sind, zum Elementbereich durch Diffusion bei gleichzeitiger Wärmebehandlung bewirkt wird.
5. Verfahren zur Herstellung von Halbleitervorrichtungen nach Anspruch 4, dadurch gekennzeichnet, daß der Wärmebehandlungsschritt durch Wärmebehandlung in einer Gasatmosphäre bewirkt wird, die Wasserstoff oder Wasser enthält.
6. Verfahren zur Herstellung von Halbleitervorrichtungen nach irgendeinem vorhergehenden Anspruch, gekennzeichnet durch den weiteren Schritt des Musterns auf die gewünschte Form.
7. Verfahren zur Herstellung von Halbleitervorrichtungen nach irgendeinem vorhergehenden Anspruch, das weiter den Schritt des Bildens der Source- und Drainbereiche (22, 22) durch Eingeben von Fremdatomen des zweiten Leitfähigkeitstyps in die wunschgemäß geformte zweite Polysiliciumschicht (21), die als Maske für das Eingeben von Fremdatomen dient, aufweist.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5279976A (en) * 1991-05-03 1994-01-18 Motorola, Inc. Method for fabricating a semiconductor device having a shallow doped region
US5371395A (en) * 1992-05-06 1994-12-06 Xerox Corporation High voltage input pad protection circuitry
JP3431647B2 (ja) 1992-10-30 2003-07-28 株式会社半導体エネルギー研究所 半導体装置とその作製方法およびメモリ装置の作製方法およびレーザードーピング処理方法
JPH06216377A (ja) * 1993-01-18 1994-08-05 Shin Etsu Handotai Co Ltd Ｍｏｓ型半導体装置の製造方法
TW304301B (de) * 1994-12-01 1997-05-01 At & T Corp
US5597753A (en) * 1994-12-27 1997-01-28 United Microelectronics Corporation CVD oxide coding method for ultra-high density mask read-only-memory (ROM)
US5918129A (en) * 1997-02-25 1999-06-29 Advanced Micro Devices, Inc. Method of channel doping using diffusion from implanted polysilicon
US6329704B1 (en) * 1999-12-09 2001-12-11 International Business Machines Corporation Ultra-shallow junction dopant layer having a peak concentration within a dielectric layer
FR2828331A1 (fr) * 2001-07-31 2003-02-07 St Microelectronics Sa Procede de fabrication de transistor bipolaire dans un circuit integre cmos
KR100603510B1 (ko) * 2004-10-07 2006-07-20 삼성전자주식회사 반도체 소자의 제조 방법
JP2009070840A (ja) * 2007-09-10 2009-04-02 Elpida Memory Inc 半導体装置及びその製造方法
US9478616B2 (en) 2011-03-03 2016-10-25 Cree, Inc. Semiconductor device having high performance channel
CN108074811A (zh) * 2016-11-10 2018-05-25 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5265683A (en) * 1975-11-28 1977-05-31 Hitachi Ltd Production of insulated gate type mis semiconductor device
JPS6028383B2 (ja) * 1977-05-04 1985-07-04 日本電信電話株式会社 半導体基板内への選択的不純物拡散法
NL7710635A (nl) * 1977-09-29 1979-04-02 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
JPS61208829A (ja) * 1985-03-14 1986-09-17 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH07101677B2 (ja) * 1985-12-02 1995-11-01 株式会社東芝 半導体装置の製造方法
US5091328A (en) * 1989-11-21 1992-02-25 National Semiconductor Corporation Method of late programming MOS devices

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