JPH04118936A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体装置の製造方法に係り、特にＭＯＳ（
絶縁ゲート型）トランジスタおよびこれを含む半導体集
積回路の製造方法に関する。
絶縁ゲート型）トランジスタおよびこれを含む半導体集
積回路の製造方法に関する。
（従来の技術）
ゲートに不純物濃度の高い多結晶シリコン膜を用いるシ
リコンゲート型ＭＯ８）ランジスタを製造する場合、例
えばｎ型シリコン基板上にｐチャネル型ＭＯＳトランジ
スタを製造する場合には、−船釣に第３図（ａ）乃至（
ｄ）に示すような工程で製造している。
リコンゲート型ＭＯ８）ランジスタを製造する場合、例
えばｎ型シリコン基板上にｐチャネル型ＭＯＳトランジ
スタを製造する場合には、−船釣に第３図（ａ）乃至（
ｄ）に示すような工程で製造している。
即ち、まず、第３図（Ｉｔ）に示すように、ｎ型シリコ
ン基板３１の表面に素子間分離用のフィールド絶縁膜３
２を選択酸化法により形成する。
ン基板３１の表面に素子間分離用のフィールド絶縁膜３
２を選択酸化法により形成する。
次に、第３図（ｂ）に示すように、素子形成予定領域上
にシリコン酸化膜３３を形成し、さらに、ＭＯＳトラン
ジスタの閾値を制御するためにシリコン酸化膜３３を通
してｐ型不純物、例えばＢ（ボロン）のイオン注入を行
う。
にシリコン酸化膜３３を形成し、さらに、ＭＯＳトラン
ジスタの閾値を制御するためにシリコン酸化膜３３を通
してｐ型不純物、例えばＢ（ボロン）のイオン注入を行
う。
次に、第３図（Ｃ）に示すように、前記シリコン酸化膜
３３を除去し、再び、所定の膜厚のシリコン酸化膜（ゲ
ート酸化膜）３４を形成し、さらに、多結晶シリコン膜
３５を堆積し、これにｎ型不純物、例えばＰ（リン）を
拡散してゲート電極材とする。
３３を除去し、再び、所定の膜厚のシリコン酸化膜（ゲ
ート酸化膜）３４を形成し、さらに、多結晶シリコン膜
３５を堆積し、これにｎ型不純物、例えばＰ（リン）を
拡散してゲート電極材とする。
次に、第３図（ｄ）に示すように、上記多結晶シリコン
膜３５を所定の形状にバターニングしてＭＯＳトランジ
スタのゲート電極３５”を形成した後、ｐ型不純物、例
えばボロンのイオン注入を行うことにより、基板表面に
ＭＯＳ）ランジスタのｐ型ソース・ドレイン拡散層３６
を形成する。
膜３５を所定の形状にバターニングしてＭＯＳトランジ
スタのゲート電極３５”を形成した後、ｐ型不純物、例
えばボロンのイオン注入を行うことにより、基板表面に
ＭＯＳ）ランジスタのｐ型ソース・ドレイン拡散層３６
を形成する。
上記したような製造方法は、現在広く用いられているが
、ＭＯＳトランジスタの微細化に伴って特にｐチャネル
型ＭＯＳ）ランジスタの形成に際して問題が顕在化して
きた。即ち、ｎ型不純物が添加された多結晶シリコンゲ
ート電極３５″を用いるｐチャネル型ＭＯ８）ランジス
タでは、ＭＯＳ）ランジスタの閾値を−０，８〜−〇、
５ｖの実用範囲に設定するために前記したようにｐ型の
ボロンをイオン注入すると、第３図（ｃ）に示すように
、ゲート酸化膜３４とシリコン基板３１との界面近傍に
はｐ型層３７が形成される。
、ＭＯＳトランジスタの微細化に伴って特にｐチャネル
型ＭＯＳ）ランジスタの形成に際して問題が顕在化して
きた。即ち、ｎ型不純物が添加された多結晶シリコンゲ
ート電極３５″を用いるｐチャネル型ＭＯ８）ランジス
タでは、ＭＯＳ）ランジスタの閾値を−０，８〜−〇、
５ｖの実用範囲に設定するために前記したようにｐ型の
ボロンをイオン注入すると、第３図（ｃ）に示すように
、ゲート酸化膜３４とシリコン基板３１との界面近傍に
はｐ型層３７が形成される。
第４図は、第３図（ｄ）のｐチャネル型ＭＯＳトランジ
スタのチャネル部の基板深さ方向の不純物分布の一例を
示している。ここで、閾値を制御する上で、上記ｐ型層
３７には十分な濃度、かつ、浅い分布を持たせる必要が
あり、また、不純物分布のピークはなるべくゲート酸化
膜界面に配置されるようにする必要がある。
スタのチャネル部の基板深さ方向の不純物分布の一例を
示している。ここで、閾値を制御する上で、上記ｐ型層
３７には十分な濃度、かつ、浅い分布を持たせる必要が
あり、また、不純物分布のピークはなるべくゲート酸化
膜界面に配置されるようにする必要がある。
ところで、前記したような製造方法のように、ＭＯＳ）
ランジスタの閾値を制御するためにイオン注入法を用い
た場合には、注入イオンに晒されたシリコン酸化膜３３
をそのまま用いてＭＯＳ）ランジスタを構成することに
は問題が多い。即ち、ＭＯＳ）ランジスタの微細化に伴
ってゲート酸化膜厚も薄くする必要があるが、上記した
ような注入イオンに晒されたシリコン酸化膜３３では十
分な耐圧や信頼性を確保することが困難になってきてい
る。そこで、第３図（ｂ）に示したイオン注入工程の後
にシリコン酸化膜３３を除去し、再び、所定の膜厚のＭ
ＯＳ）ランジスタのゲート酸化膜３４を形成している。
ランジスタの閾値を制御するためにイオン注入法を用い
た場合には、注入イオンに晒されたシリコン酸化膜３３
をそのまま用いてＭＯＳ）ランジスタを構成することに
は問題が多い。即ち、ＭＯＳ）ランジスタの微細化に伴
ってゲート酸化膜厚も薄くする必要があるが、上記した
ような注入イオンに晒されたシリコン酸化膜３３では十
分な耐圧や信頼性を確保することが困難になってきてい
る。そこで、第３図（ｂ）に示したイオン注入工程の後
にシリコン酸化膜３３を除去し、再び、所定の膜厚のＭ
ＯＳ）ランジスタのゲート酸化膜３４を形成している。
しかし、このような製造方法では、ＭＯＳトランジスタ
の閾値を制御するためのボロンのイオン注入後にゲート
酸化膜３４を形成するので、基板表面付近のボロンがゲ
ート酸化膜３４中に吸い出され、基板表面付近のボロン
濃度が低下し、前述したように不純物分布のピークをゲ
ート酸化膜界面に配置することが困難になる。このこと
は、第４図中に示したｐ型層３７の拡散深さｘｔを大き
くするので、微細なｐチャネル型ＭＯ８）ランジスタを
形成することが極めて困難なものになってしまう。
の閾値を制御するためのボロンのイオン注入後にゲート
酸化膜３４を形成するので、基板表面付近のボロンがゲ
ート酸化膜３４中に吸い出され、基板表面付近のボロン
濃度が低下し、前述したように不純物分布のピークをゲ
ート酸化膜界面に配置することが困難になる。このこと
は、第４図中に示したｐ型層３７の拡散深さｘｔを大き
くするので、微細なｐチャネル型ＭＯ８）ランジスタを
形成することが極めて困難なものになってしまう。
（発明が解決しようとする課題）
上記したように従来のＭＯＳ）ランジスタの製造方法は
、ＭＯＳ）ランジスタの閾値を制御するためにゲート酸
化膜を通してイオン注入を行うことに起因して、イオン
注入工程後にゲート酸化膜を除去し、再び、所定の膜厚
のＭＯＳトランジスタのゲート酸化膜を形成する必要が
生じ、このイオン注入後のゲート酸化膜の形成時に基板
表面付近の不純物がゲート酸化膜中に吸い出され、基板
表面付近の不純物濃度が低下し、不純物分布のピークを
ゲート酸化膜界面に配置することが困難になり、微細な
ＭＯＳトランジスタを形成することが極めて困難なもの
になるという問題がある。
、ＭＯＳ）ランジスタの閾値を制御するためにゲート酸
化膜を通してイオン注入を行うことに起因して、イオン
注入工程後にゲート酸化膜を除去し、再び、所定の膜厚
のＭＯＳトランジスタのゲート酸化膜を形成する必要が
生じ、このイオン注入後のゲート酸化膜の形成時に基板
表面付近の不純物がゲート酸化膜中に吸い出され、基板
表面付近の不純物濃度が低下し、不純物分布のピークを
ゲート酸化膜界面に配置することが困難になり、微細な
ＭＯＳトランジスタを形成することが極めて困難なもの
になるという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、ゲート酸化膜、を通してイオン注入を行うこ
となくＭＯＳトランジスタの閾値を制御することが可能
になり、ゲート酸化膜がイオン注入に晒されることがな
く、ＭＯＳトランジスタの閾値制御後にゲート酸化膜を
再び形成する必要がなくなり、基板の深さ方向の不純物
分布のピークをゲート酸化膜界面に配置することが容易
になり、微細なＭＯＳ）ランジスタを容易に形成し得る
半導体装置の製造方法を提供することにある。
の目的は、ゲート酸化膜、を通してイオン注入を行うこ
となくＭＯＳトランジスタの閾値を制御することが可能
になり、ゲート酸化膜がイオン注入に晒されることがな
く、ＭＯＳトランジスタの閾値制御後にゲート酸化膜を
再び形成する必要がなくなり、基板の深さ方向の不純物
分布のピークをゲート酸化膜界面に配置することが容易
になり、微細なＭＯＳ）ランジスタを容易に形成し得る
半導体装置の製造方法を提供することにある。
［発明の構成コ
（課題を解決するための手段）
本発明の半導体装置の製造方法は、第１導電型の半導体
基板表面にシリコン酸化膜を形成した後に多結晶シリコ
ン膜を堆積する工程と、上記多結晶シリコン膜に上記第
１導電型とは逆導電型の第２導電型不純物を添加する工
程と、上記第２導電型不純物が添加された多結晶シリコ
ン膜から前記半導体基板表面に第２導電型不純物を拡散
させる工程と、上記第２導電型不純物が添加された多結
晶シリコン膜に第１導電型不純物を拡散させることによ
り、上記多結晶シリコン膜の導電型を変化させる工程と
を含むことを特徴とする。
基板表面にシリコン酸化膜を形成した後に多結晶シリコ
ン膜を堆積する工程と、上記多結晶シリコン膜に上記第
１導電型とは逆導電型の第２導電型不純物を添加する工
程と、上記第２導電型不純物が添加された多結晶シリコ
ン膜から前記半導体基板表面に第２導電型不純物を拡散
させる工程と、上記第２導電型不純物が添加された多結
晶シリコン膜に第１導電型不純物を拡散させることによ
り、上記多結晶シリコン膜の導電型を変化させる工程と
を含むことを特徴とする。
（作 用）
本発明方法では、ゲート酸化膜を通してイオン注入を行
うことなくＭＯＳトランジスタの閾値を制御することが
可能になり、ゲート酸化膜がイオン注入に晒されること
がなく、ＭＯＳトランジスタの閾値制御後にゲート酸化
膜を再び形成する必要がなくなる。従って、基板表面付
近の不純物がゲート酸化膜中に吸い出されて基板表面付
近の不純物濃度が低下することもなく、基板の深さ方向
の不純物分布のピークをゲート酸化膜界面に配置するこ
とが容易になり、微細なＭＯＳ）ランジスタを容易に形
成することが可能になる。
うことなくＭＯＳトランジスタの閾値を制御することが
可能になり、ゲート酸化膜がイオン注入に晒されること
がなく、ＭＯＳトランジスタの閾値制御後にゲート酸化
膜を再び形成する必要がなくなる。従って、基板表面付
近の不純物がゲート酸化膜中に吸い出されて基板表面付
近の不純物濃度が低下することもなく、基板の深さ方向
の不純物分布のピークをゲート酸化膜界面に配置するこ
とが容易になり、微細なＭＯＳ）ランジスタを容易に形
成することが可能になる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図（ａ）乃至（ｄ）は、ｎ型シリコン基板上にｐチ
ャネル型ＭＯＳトランジスタを製造する場合の工程を示
している。
ャネル型ＭＯＳトランジスタを製造する場合の工程を示
している。
即ち、まず、第１図（ａ）に示すように、ｎ型シリコン
基板１１の表面に素子間分離用のフィールド絶縁膜１２
を選択酸化法により形成し、素子形成予定領域上に例え
ば１０ｎｍ以下の薄いシリコン酸化膜（ゲート酸化膜）
１３を形成する。これまでの工程は従来と同様である。
基板１１の表面に素子間分離用のフィールド絶縁膜１２
を選択酸化法により形成し、素子形成予定領域上に例え
ば１０ｎｍ以下の薄いシリコン酸化膜（ゲート酸化膜）
１３を形成する。これまでの工程は従来と同様である。
次に、ＭＯＳトランジスタの閾値を制御するために、第
１図（ｂ）に示すように、基板上の全面に多結晶シリコ
ン膜１４を４００ｎｍ程度堆積し、この多結晶シリコン
膜１４に対して、ｐ型不純物、例えばボロンのイオン注
入を加速電圧４０Ｋ ｅ Ｖ、ドーズ量５ Ｘ １０１
５ｃ ｍ−２で行う。引き続き、１０％の水素を含む窒
素雰囲気中で９００℃、３０分の熱処理を行うことによ
り、上記多結晶シリコン膜１４から基板表面にボロンを
拡散させてｐ型層１５を形成する。ここで雰囲気ガスに
水素を添加する利点は、上記のように９００℃の熱処理
を行う場合、窒素のみの雰囲気と比べて水素を含む窒素
雰囲気では、ボロンのシリコン酸化膜１３中における拡
散速度が約１０００倍に増加するが、シリコン基板１１
中における拡散速度はそれ程大きくは変化しないという
ことである。この性質を利用することにより、シリコン
基板１１中には浅いｐ型層１５を形成することができる
。すなわち、温度を上げずに、又は拡散時間を長くせず
に、ボロンが添加された多結晶シリコン膜１４からシリ
コン酸化膜１３を通してシリコン基板１１にボロンを効
率良く輸送でき、基板表面のボロン濃度を上げることが
でき、結果としてシリコン基板表面に形成される、型層
１５の拡散深さを浅くかつ高濃度にすることができる。
１図（ｂ）に示すように、基板上の全面に多結晶シリコ
ン膜１４を４００ｎｍ程度堆積し、この多結晶シリコン
膜１４に対して、ｐ型不純物、例えばボロンのイオン注
入を加速電圧４０Ｋ ｅ Ｖ、ドーズ量５ Ｘ １０１
５ｃ ｍ−２で行う。引き続き、１０％の水素を含む窒
素雰囲気中で９００℃、３０分の熱処理を行うことによ
り、上記多結晶シリコン膜１４から基板表面にボロンを
拡散させてｐ型層１５を形成する。ここで雰囲気ガスに
水素を添加する利点は、上記のように９００℃の熱処理
を行う場合、窒素のみの雰囲気と比べて水素を含む窒素
雰囲気では、ボロンのシリコン酸化膜１３中における拡
散速度が約１０００倍に増加するが、シリコン基板１１
中における拡散速度はそれ程大きくは変化しないという
ことである。この性質を利用することにより、シリコン
基板１１中には浅いｐ型層１５を形成することができる
。すなわち、温度を上げずに、又は拡散時間を長くせず
に、ボロンが添加された多結晶シリコン膜１４からシリ
コン酸化膜１３を通してシリコン基板１１にボロンを効
率良く輸送でき、基板表面のボロン濃度を上げることが
でき、結果としてシリコン基板表面に形成される、型層
１５の拡散深さを浅くかつ高濃度にすることができる。
また、シリコン基板１１の表面に多結晶シリコンｌ１１
４からボロンを拡散させる際には、水素の代わりに水を
含む窒素雰囲気中で、熱処理を行っても同様の効果を得
ることができる。
４からボロンを拡散させる際には、水素の代わりに水を
含む窒素雰囲気中で、熱処理を行っても同様の効果を得
ることができる。
なお、この状態では、上記多結晶シリコン膜１４はボロ
ンによりｐ型になっている。
ンによりｐ型になっている。
引き続き、第１図（ｃ）に示すように、ｎ型不純物、例
えばリンを含む雰囲気中で９００℃、８０分の熱拡散を
行うことにより、上記多結晶シリコン膜１４をｎ型に変
化させてゲート電極材１４″とする。なお、この場合、
リンはボロンと比べて、シ、リコン酸化膜１３中での拡
散がはるかに遅いので、基板へのリン拡散は殆んど生じ
ない。
えばリンを含む雰囲気中で９００℃、８０分の熱拡散を
行うことにより、上記多結晶シリコン膜１４をｎ型に変
化させてゲート電極材１４″とする。なお、この場合、
リンはボロンと比べて、シ、リコン酸化膜１３中での拡
散がはるかに遅いので、基板へのリン拡散は殆んど生じ
ない。
次に、第１図（ｄ）に示すように、上記ゲート電極材（
ｎ型の多結晶シリコン膜）１４″を所定の形状にパター
ニングしてＭＯＳ）ランジスタのゲート電極１４１を形
成した後、ｐ型不純物、例えばボロンのイオン注入を加
速電圧３５Ｋ ｅ Ｖ 、ドーズ量Ｉ Ｘ １０１５ｃ
ｍ−２で行うことにより、基板表面にＭＯＳ）ランジ
スタのｐ型ソース・ドレイン拡散層１６を形成する。こ
の場合、ボロンはｎ型のゲート電極１４”中にも注入さ
れるが、前記したリンの拡散により多結晶シリコン膜１
４゛中のｎ型不純物濃度は十分高くなっているので、上
記ボロンが注入されてもゲート電極１４”のｎ型導電性
は保証される。
ｎ型の多結晶シリコン膜）１４″を所定の形状にパター
ニングしてＭＯＳ）ランジスタのゲート電極１４１を形
成した後、ｐ型不純物、例えばボロンのイオン注入を加
速電圧３５Ｋ ｅ Ｖ 、ドーズ量Ｉ Ｘ １０１５ｃ
ｍ−２で行うことにより、基板表面にＭＯＳ）ランジ
スタのｐ型ソース・ドレイン拡散層１６を形成する。こ
の場合、ボロンはｎ型のゲート電極１４”中にも注入さ
れるが、前記したリンの拡散により多結晶シリコン膜１
４゛中のｎ型不純物濃度は十分高くなっているので、上
記ボロンが注入されてもゲート電極１４”のｎ型導電性
は保証される。
第２図は、上記したように製造された第１図（ｄ）のｐ
チャネル型ＭＯＳ）ランジスタのチャネル部の基板深さ
方向の不純物分布の一例を示している。
チャネル型ＭＯＳ）ランジスタのチャネル部の基板深さ
方向の不純物分布の一例を示している。
即ち、上記実施例の製造方法によれば、ゲート酸化膜１
３を通した拡散によりｐ型層１５を形成するものであり
、ゲート酸化膜１３を通してイオン注入を行うことなく
ＭＯＳトランジスタの閾値を制御することが可能になる
。これにより、ゲート酸化膜１３がイオン注入に晒され
てイオン注入による損傷が生じることがな（、ＭＯＳ）
ランジスタの閾値制御後にゲート酸化膜を再び形成する
必要がなくなるので、ＭＯＳトランジスタのチャネル部
の基板深さ方向の不純物分布のピークをゲート酸化膜界
面に配置することが容易になり、かつ、ｐ型層１５の拡
散深さｘｔを約０．０５μｍと極めて小さく保つことが
可能になる。従って、同一の熱工程を経た従来のｐチャ
ネル型ＭＯＳトランジスタと比べて、微細なｐチャネル
型ＭＯＳ）ランジスタを容易に形成することが可能にな
り、ゲート長縮小による閾値の低下、いわゆる短チヤネ
ル効果においても約０．１５μｍの改善効果が認められ
た。
３を通した拡散によりｐ型層１５を形成するものであり
、ゲート酸化膜１３を通してイオン注入を行うことなく
ＭＯＳトランジスタの閾値を制御することが可能になる
。これにより、ゲート酸化膜１３がイオン注入に晒され
てイオン注入による損傷が生じることがな（、ＭＯＳ）
ランジスタの閾値制御後にゲート酸化膜を再び形成する
必要がなくなるので、ＭＯＳトランジスタのチャネル部
の基板深さ方向の不純物分布のピークをゲート酸化膜界
面に配置することが容易になり、かつ、ｐ型層１５の拡
散深さｘｔを約０．０５μｍと極めて小さく保つことが
可能になる。従って、同一の熱工程を経た従来のｐチャ
ネル型ＭＯＳトランジスタと比べて、微細なｐチャネル
型ＭＯＳ）ランジスタを容易に形成することが可能にな
り、ゲート長縮小による閾値の低下、いわゆる短チヤネ
ル効果においても約０．１５μｍの改善効果が認められ
た。
また、上記実施例の製造方法によれば、ゲート酸化膜１
３の膜厚、多結晶シリコン膜１４に対する注入するボロ
ンイオンのドーズ量、多結晶シリコン膜１４から基板１
１へのボロン拡散の条件などの制御が容易な要素により
、チャネル部表面の不純物濃度の高精度制御が可能にな
る。
３の膜厚、多結晶シリコン膜１４に対する注入するボロ
ンイオンのドーズ量、多結晶シリコン膜１４から基板１
１へのボロン拡散の条件などの制御が容易な要素により
、チャネル部表面の不純物濃度の高精度制御が可能にな
る。
また、ゲート酸化膜１３の膜厚がｌＯｎｍ、多結晶シリ
コン膜１４から基板表面にボロンを拡散させる条件を前
述のように、水素を添加した窒素雰囲気で９（１０℃、
３０分、多結晶シリコン膜１４に対するボロンのイオン
注入をドーズ量ｌＸ１０”〜５ Ｘ １０”ｃ ｍ−２
で行った場合、基板表面濃度を５ Ｘ １０′６〜１
ｘ １０”ｃ ｍ−’Ｅ制御することができ、拡散深さ
は０．０３〜０．０８μｍとなり、従来例の拡散深さの
１／２〜１／３にすることができた。
コン膜１４から基板表面にボロンを拡散させる条件を前
述のように、水素を添加した窒素雰囲気で９（１０℃、
３０分、多結晶シリコン膜１４に対するボロンのイオン
注入をドーズ量ｌＸ１０”〜５ Ｘ １０”ｃ ｍ−２
で行った場合、基板表面濃度を５ Ｘ １０′６〜１
ｘ １０”ｃ ｍ−’Ｅ制御することができ、拡散深さ
は０．０３〜０．０８μｍとなり、従来例の拡散深さの
１／２〜１／３にすることができた。
なお、上記実施例において、第１図（ｂ）に示したｐ型
層形成工程を経たゲート酸化膜１３をそのまま用いるの
に問題がある場合には、前記多結晶シリコン膜１４およ
び前記ゲート酸化膜１３を除去し、再び、基板表面にシ
リコン酸化膜（ゲート酸化膜）を形成した後に多結晶シ
リコン膜を堆積し、この多結晶シリコン膜にｎ型不純物
を拡散するように工程を変更してもよい。
層形成工程を経たゲート酸化膜１３をそのまま用いるの
に問題がある場合には、前記多結晶シリコン膜１４およ
び前記ゲート酸化膜１３を除去し、再び、基板表面にシ
リコン酸化膜（ゲート酸化膜）を形成した後に多結晶シ
リコン膜を堆積し、この多結晶シリコン膜にｎ型不純物
を拡散するように工程を変更してもよい。
また、上記実施例では、ディスクリート・デバイスにつ
いて説明を行ったが、本発明は、ＭＯＳ（絶縁ゲート）
型半導体集積回路、あるいは、バイポーラ・ＭＯ８型半
導体集積回路、あるいは、ＣＣＤ （電荷結合素子）と
かＥＦＲＯＭ （紫外線消去・再書込み可能な読み出し
専用メモリセル）素子を混載した半導体集積回路の製造
方法にも適用できる。
いて説明を行ったが、本発明は、ＭＯＳ（絶縁ゲート）
型半導体集積回路、あるいは、バイポーラ・ＭＯ８型半
導体集積回路、あるいは、ＣＣＤ （電荷結合素子）と
かＥＦＲＯＭ （紫外線消去・再書込み可能な読み出し
専用メモリセル）素子を混載した半導体集積回路の製造
方法にも適用できる。
［発明の効果］
上述したように本発明の半導体装置の製造方法によれば
、ゲート酸化膜を通してイオン注入を行うことなくＭＯ
Ｓトランジスタの閾値を制御することが可能になり、ゲ
ート酸化膜がイオン注入に晒されることがなく、ＭＯＳ
トランジスタの閾値制御後にゲート酸化膜を再び形成す
る必要がなくなるので、ＭＯＳトランジスタのチャネル
部の基板深さ方向の不純物分布のピークをゲート酸化膜
界面に配置することが容易になり、微細なＭＯＳトラン
ジスタを容易に形成することが可能になる。
、ゲート酸化膜を通してイオン注入を行うことなくＭＯ
Ｓトランジスタの閾値を制御することが可能になり、ゲ
ート酸化膜がイオン注入に晒されることがなく、ＭＯＳ
トランジスタの閾値制御後にゲート酸化膜を再び形成す
る必要がなくなるので、ＭＯＳトランジスタのチャネル
部の基板深さ方向の不純物分布のピークをゲート酸化膜
界面に配置することが容易になり、微細なＭＯＳトラン
ジスタを容易に形成することが可能になる。
第１図（ａ）乃至（ｄ）は本発明の一実施例に係るｐチ
ャネル型ＭＯＳトランジスタの製造工程における断面構
造を示す図、第２図は第１図（ｄ）のＭＯＳトランジス
タのチャネル部の基板深さ方向の不純物分布の一例を示
す図、第３図（ａ）乃至（ｄ）は従来のｐチャネル型Ｍ
ＯＳ）ランジスタの製造工程における断面構造を示す図
、第４図は第３図（ｄ）のＭＯＳトランジスタのチャネ
ル部の基板深さ方向の不純物分布の一例を示す図である
。 １１・・・ｎ型シリコン基板、１２・・・フィールド絶
縁膜、１３・・・シリコン酸化膜（ゲート酸化膜）、１
４・・・多結晶シリコン膜、１４°・・・ゲート電極、
１５・・・ｐ型層、１６・・・ｐ型ソース・ドレイン拡
散層。
ャネル型ＭＯＳトランジスタの製造工程における断面構
造を示す図、第２図は第１図（ｄ）のＭＯＳトランジス
タのチャネル部の基板深さ方向の不純物分布の一例を示
す図、第３図（ａ）乃至（ｄ）は従来のｐチャネル型Ｍ
ＯＳ）ランジスタの製造工程における断面構造を示す図
、第４図は第３図（ｄ）のＭＯＳトランジスタのチャネ
ル部の基板深さ方向の不純物分布の一例を示す図である
。 １１・・・ｎ型シリコン基板、１２・・・フィールド絶
縁膜、１３・・・シリコン酸化膜（ゲート酸化膜）、１
４・・・多結晶シリコン膜、１４°・・・ゲート電極、
１５・・・ｐ型層、１６・・・ｐ型ソース・ドレイン拡
散層。
Claims (3)
- （１）第１導電型の半導体基板表面にシリコン酸化膜を
形成した後に多結晶シリコン膜を堆積する工程と、 上記多結晶シリコン膜に上記第１導電型とは逆導電型の
第２導電型不純物を添加する工程と、上記第２導電型不
純物が添加された多結晶シリコン膜から前記半導体基板
表面に第２導電型不純物を拡散させる工程と、 上記第２導電型不純物が添加された多結晶シリコン膜に
第１導電型不純物を拡散させることにより、上記多結晶
シリコン膜の導電型を変化させる工程 とを含むことを特徴とする半導体装置の製造方法。 - （２）第１導電型の半導体基板表面に第１のシリコン酸
化膜を形成した後に第１の多結晶シリコン膜を堆積する
工程と、 上記第１の多結晶シリコン膜に上記第１導電型とは逆導
電型の第２導電型不純物を添加する工程と、 上記第２導電型不純物が添加された第１の多結晶シリコ
ン膜から前記半導体基板表面に第２導電型不純物を拡散
させる工程と、 上記第２導電型不純物が添加された第１の多結晶シリコ
ン膜および前記第１のシリコン酸化膜を除去する工程と
、 半導体基板表面に第２のシリコン酸化膜を形成した後に
第２の多結晶シリコン膜を堆積する工程と、 上記第２の多結晶シリコン膜に第１導電型不純物を拡散
する工程 とを含むことを特徴とする半導体装置の製造方法。 - （３）前記第２導電型不純物が添加された第１の多結晶
シリコン膜から前記半導体基板表面に第２導電型不純物
を拡散させる工程が、水素又は水を含む雰囲気ガス中の
熱処理により行われる請求項１又は２記載の半導体装置
の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2300184A JPH0734477B2 (ja) | 1990-05-28 | 1990-11-06 | 半導体装置の製造方法 |
| US07/705,570 US5153146A (en) | 1990-05-28 | 1991-05-24 | Maufacturing method of semiconductor devices |
| DE69105621T DE69105621T2 (de) | 1990-05-28 | 1991-05-28 | Herstellungsverfahren eines Kanals in MOS-Halbleiteranordnung. |
| EP91108692A EP0459398B1 (en) | 1990-05-28 | 1991-05-28 | Manufacturing method of a channel in MOS semiconductor devices |
| KR1019910008712A KR940008571B1 (ko) | 1990-05-28 | 1991-05-28 | 반도체장치의 제조방법 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13733390 | 1990-05-28 | ||
| JP2-137333 | 1990-05-28 | ||
| JP2300184A JPH0734477B2 (ja) | 1990-05-28 | 1990-11-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04118936A true JPH04118936A (ja) | 1992-04-20 |
| JPH0734477B2 JPH0734477B2 (ja) | 1995-04-12 |
Family
ID=26470677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2300184A Expired - Fee Related JPH0734477B2 (ja) | 1990-05-28 | 1990-11-06 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5153146A (ja) |
| EP (1) | EP0459398B1 (ja) |
| JP (1) | JPH0734477B2 (ja) |
| KR (1) | KR940008571B1 (ja) |
| DE (1) | DE69105621T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216377A (ja) * | 1993-01-18 | 1994-08-05 | Shin Etsu Handotai Co Ltd | Ｍｏｓ型半導体装置の製造方法 |
| US6424008B1 (en) | 1992-10-30 | 2002-07-23 | Semiconductor Energy Laboratory Co., Ltd. | Memory device having a floating gate |
| KR100391855B1 (ko) * | 1999-12-09 | 2003-07-16 | 인터내셔널 비지네스 머신즈 코포레이션 | 극히 얕은 접합 도펀트 프로파일 형성 공정과 반도체디바이스 |
| JP2014510401A (ja) * | 2011-03-03 | 2014-04-24 | クリー インコーポレイテッド | 高性能チャンネルを有する半導体デバイス |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5279976A (en) * | 1991-05-03 | 1994-01-18 | Motorola, Inc. | Method for fabricating a semiconductor device having a shallow doped region |
| US5371395A (en) * | 1992-05-06 | 1994-12-06 | Xerox Corporation | High voltage input pad protection circuitry |
| TW304301B (ja) * | 1994-12-01 | 1997-05-01 | At & T Corp | |
| US5597753A (en) * | 1994-12-27 | 1997-01-28 | United Microelectronics Corporation | CVD oxide coding method for ultra-high density mask read-only-memory (ROM) |
| US5918129A (en) * | 1997-02-25 | 1999-06-29 | Advanced Micro Devices, Inc. | Method of channel doping using diffusion from implanted polysilicon |
| FR2828331A1 (fr) * | 2001-07-31 | 2003-02-07 | St Microelectronics Sa | Procede de fabrication de transistor bipolaire dans un circuit integre cmos |
| KR100603510B1 (ko) * | 2004-10-07 | 2006-07-20 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| JP2009070840A (ja) * | 2007-09-10 | 2009-04-02 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| CN108074811A (zh) * | 2016-11-10 | 2018-05-25 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管及其形成方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5265683A (en) * | 1975-11-28 | 1977-05-31 | Hitachi Ltd | Production of insulated gate type mis semiconductor device |
| JPS6028383B2 (ja) * | 1977-05-04 | 1985-07-04 | 日本電信電話株式会社 | 半導体基板内への選択的不純物拡散法 |
| NL7710635A (nl) * | 1977-09-29 | 1979-04-02 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
| JPS61208829A (ja) * | 1985-03-14 | 1986-09-17 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH07101677B2 (ja) * | 1985-12-02 | 1995-11-01 | 株式会社東芝 | 半導体装置の製造方法 |
| US5091328A (en) * | 1989-11-21 | 1992-02-25 | National Semiconductor Corporation | Method of late programming MOS devices |
-
1990
- 1990-11-06 JP JP2300184A patent/JPH0734477B2/ja not_active Expired - Fee Related
-
1991
- 1991-05-24 US US07/705,570 patent/US5153146A/en not_active Expired - Fee Related
- 1991-05-28 EP EP91108692A patent/EP0459398B1/en not_active Expired - Lifetime
- 1991-05-28 DE DE69105621T patent/DE69105621T2/de not_active Expired - Fee Related
- 1991-05-28 KR KR1019910008712A patent/KR940008571B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6424008B1 (en) | 1992-10-30 | 2002-07-23 | Semiconductor Energy Laboratory Co., Ltd. | Memory device having a floating gate |
| US7622343B2 (en) | 1992-10-30 | 2009-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Laser processing method, method for forming a flash memory, insulated gate semiconductor device and method for forming the same |
| JPH06216377A (ja) * | 1993-01-18 | 1994-08-05 | Shin Etsu Handotai Co Ltd | Ｍｏｓ型半導体装置の製造方法 |
| KR100391855B1 (ko) * | 1999-12-09 | 2003-07-16 | 인터내셔널 비지네스 머신즈 코포레이션 | 극히 얕은 접합 도펀트 프로파일 형성 공정과 반도체디바이스 |
| JP2014510401A (ja) * | 2011-03-03 | 2014-04-24 | クリー インコーポレイテッド | 高性能チャンネルを有する半導体デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0459398B1 (en) | 1994-12-07 |
| DE69105621D1 (de) | 1995-01-19 |
| EP0459398A3 (en) | 1992-01-08 |
| KR940008571B1 (ko) | 1994-09-24 |
| EP0459398A2 (en) | 1991-12-04 |
| US5153146A (en) | 1992-10-06 |
| JPH0734477B2 (ja) | 1995-04-12 |
| DE69105621T2 (de) | 1995-06-08 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |