JPS5927110B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS5927110B2
JPS5927110B2 JP50102425A JP10242575A JPS5927110B2 JP S5927110 B2 JPS5927110 B2 JP S5927110B2 JP 50102425 A JP50102425 A JP 50102425A JP 10242575 A JP10242575 A JP 10242575A JP S5927110 B2 JPS5927110 B2 JP S5927110B2
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floating gate
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silicon
polysilicon
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昭仁 津田
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Suwa Seikosha KK
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Description

【発明の詳細な説明】 本発明は浮遊ゲートを有する不揮発性半導体メモリーに
関する。
本発明の目的は、浮遊ゲートを有する不揮発性半導体メ
モリーの浮遊ゲートの形成をイオン打込みにより行なう
ことにより、特性の向上、および工程の簡略化をはかる
ものである。
従来の浮遊ゲートを有する不揮発性半導体メモリーはポ
リシリコンなどの高温熱処理に耐えられる導電物質の薄
膜を浮遊ゲートとして使用していた。
このような構造では、ポリシリコンに伴なう工程が多く
、信頼性およびコストの点で問題となつていた。この従
来の不揮発性半導体メモリーの最も一般的な構造を示す
断面図を第１図に示した。
この構、造のものを作る工程としては次のような手順と
なる。まず、シリコン単結晶基板１上に基板と逆の導電
型を有する不純物拡散を公知の方法により行ない、ソー
ス２、およびドレイン３を形成する。： 次にフィール
ド酸化を行ないフィールド酸化膜５を形成する。ゲート
部分の酸化膜をホトエッチングにより除去したのち、ゲ
ート酸化を行ない、ゲート酸化膜を形成する。この上に
ポリシリコンを気相成長により形成する。このポリシリ
コン膜を０ 必要な形状にエッチングするために、さら
にシリコン酸化膜を気相成長により形成する。これはポ
リシリコンをエッチングするエッチング液に対してホト
レジスト膜が使用できなιためで、まず、気相成長酸化
膜をホトエッチング工程によりエツ５ チングし、この
酸化膜をマスクにポリシリコン膜のエッチングを行ない
、必要な形状の浮遊ゲートを得る。この後、浮遊ゲート
を外部より絶縁するための酸化膜形成工程、コンタクト
およびＡｔ配線工程、保護用酸化膜形成工程などを経て
第１図■０ に示した構造の不揮発性半導体メモリーが
完成される。以上、説明したように従来の方法による浮
遊ゲートではポリシリコンをエッチングに伴なう工程が
多く、信頼性およびコストの点で問題とｆよつて２５い
た。
本発明は、かかる欠点を除去するものであり、不揮発性
半導体メモリーの浮遊ゲートをイオン打込みにより形成
することにより、工程の簡略化をはかり、信頼性の向上
およびコストの低減をはか３０るものである。
浮遊ゲートを有する不揮発性半導体メモリーヘの書き込
み方法はドレイン接合に電圧を印加することによりドレ
イン接合でアバランシユ破壊を起こさせ、発生した高エ
ネルギーの電子を浮遊ゲートに注入蓄積させる。このよ
うに浮３５遊ゲートに注入された電荷により、ソース、
ドルイン間は動作状態となり電流が流れ、動作しない状
態と区別されメモリーとして使用できる。このｌウ１−
浮遊ゲートをシリコン酸化膜などにより完全に外部より
電気的に絶縁しておくことにより一度注入された電荷は
長時間保持される。
この保持特性は浮遊ゲートの材質および浮遊ゲートの絶
縁方法などにより左右される。本発明による浮遊ゲート
の製造方法の概略は次の様になる。
シリコン基板にソース・ドレインを形成し、ゲート酸化
膜を形成した後、ホトレジスト膜をマスクに浮遊ゲート
を形成するための物質をイオン打込みによりゲート酸化
膜中に打込み、浮遊ゲートを形成する。浮遊ゲートとし
て使用できる物質は電荷を蓄積でき、また熱処理などに
より酸化膜中に拡散することのないものなどの条件を満
たすことが必要である。本発明による浮遊ゲートはホト
レジスト膜をマスクにイオン打込みにより直接形成する
ため、従来の工程のように酸化膜や、ポリシリコンをエ
ツチングする工程がないため、信頼性の向上、およびコ
ストの低減が可能となる。以下、本発明による実施例に
従つて、詳しく説明する。
本実施例では、Ｎ型シリコン基板を使用したＰチヤンネ
ル型のものについて説明する。
第２図Ａに示した様にＮ型シリコン基板７上に公知の方
法によりＰ型不純物を拡散させ、ソース８およびドレイ
ン９を形成する。次に酸素雰囲気によるドライ酸化を行
ない、ドライ酸化膜１０を第２図Ｂの様に形成する。こ
の上にホトレジスト膜１１を形成し、ホトエツチングに
よりゲート部１２のホトレジスト膜を除去する。この状
態でイオン打ち込Ｊみを行ない、ゲート部１２に浮遊ゲ
ートを形成する。本実施例ではシリコンを一平方センチ
当り１０１６個打ち込み、さらにボロンを一平方センチ
当り１０１４個打ち込むことにより良好な結果が得られ
た。この他にシリコンのみを打ち込み、浮遊３ゲートを
形成した場合にもほぼ同じ結果が得られた。ゲート酸化
膜に浮遊ゲートとなる物質を打ち込む時は打ち込まれた
物質が酸化膜を貫通せず、適当な分布を示す電圧にて加
速して打込む必要がある。このためゲート酸化膜厚に応
じ、適切な加４速電圧が決まる。本実施例では２５００
へのゲート酸化膜に２０Ｋｅにてイオン打ち込みを行な
つた。この後、第２図Ｃに示した様に浮遊ゲート１３を
絶縁するために気相成長酸化膜１４を形成する。次に絶
縁を完全にするためウ丁ント処理、窒素処理を行なう。
次に、ソースおよびドレインより接続を取るためコンタ
クトホールをホトエツチングにより形成する。この上に
アルミを蒸着し、同様にホトエツチングによりソースお
よびドレインよりの配線１５を形成する。さらにアルミ
配線保護のための気相成長シリコン酸化膜１６を形成す
る。最後にボンデイングパツト部のホトエツチングを行
ない、浮遊ゲートを有する半導体不揮発メモリーが完成
される。以上の説明で明らかな様に本発明による不揮発
性半導体メモリーの浮遊ゲートはホトレジスト膜をマス
クにイオン打ち込みにより直接形成するため、従来のも
のの様に酸化膜やポリシリコンを形成する工程およびエ
ツチングする工程がないため信頼性の向上、およびコス
トの低減が可能となる。
なお、本実施例では浮遊ゲート用の物質としてシリコン
とボロンを打ち込んだ例について説明したが、これらに
限定されるものではなく、浮遊ゲートとしての条件を満
たす物質であればよく、半導体物質、金属物質などが広
く使用できる。これらのうち、特性の良いものは熱処理
に対して有利なシリコン、ゲルマニウムなどの半導体物
質および金属物質中でもモリブデンに代表されるａ族の
物質、ジルコニウムに代表されるａ族の物質などがあげ
られる。上述の如く、本願発明は、ゲート酸化膜のゲー
ト電極部にシリコン及び不純物をイオン打込みすること
によつて浮遊ゲートを形成するようにしたから、不純物
の濃度を適度に選択することにより、浮遊ゲートの伝導
度を任意に選ぶ事ができ、従つて、浮遊ゲートの電荷注
入量を任意に制御可能となる。
【図面の簡単な説明】
第１図は従来の浮遊ゲートを有する不揮発性半導体メモ
リーの断面図。 １・・・・・・シリコン基板、２・・・・・・ソース、
３・・・・・・ドレイン、４・・・・・・浮遊ゲ゛一ト
、５・・・・・・フイールド酸化膜、６・・・−・・ア
ルミ配線。 第２図Ａ，Ｂ，Ｃ，Ｄは本発明による浮遊ゲートを有す
る不揮発性半導体メモリーの断面図。７・・・・・・シ
リコン基板、８・・・・・・ソース、９・・・・・・ド
レイン、１０・・・・・・ゲート酸化膜、１１・・・・
・・ホトレジスト膜、１２・・・・・・ゲート部に打込
むための開口部、１３・・・・・・イオン打ち込みで形
成した浮遊ゲート、１４・・・・・・気相成長シリコン
酸化膜、１５・・・・・・アルミ配線、 １６・・・・・・保護用シリコン酸化膜。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体基板に不純物を拡散させソース及びドレイン
    層を形成後ゲート酸化膜を被覆し、該ゲート酸化膜のゲ
    ート電極部にシリコン及び不純物をイオン打込みするこ
    とにより浮遊ゲートを形成することを特徴とする半導体
    装置の製造方法。
JP50102425A 1975-08-22 1975-08-22 半導体装置の製造方法 Expired JPS5927110B2 (ja)

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DE19762637382 DE2637382A1 (de) 1975-08-22 1976-08-19 Halbleitervorrichtung

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Also Published As

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JPS5226179A (en) 1977-02-26
US4162176A (en) 1979-07-24
DE2637382A1 (de) 1977-03-03

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