KR970000715B1 - 불휘발성 반도체 메모리소자 및 그 제조방법 - Google Patents
불휘발성 반도체 메모리소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR970000715B1 KR970000715B1 KR1019930013590A KR930013590A KR970000715B1 KR 970000715 B1 KR970000715 B1 KR 970000715B1 KR 1019930013590 A KR1019930013590 A KR 1019930013590A KR 930013590 A KR930013590 A KR 930013590A KR 970000715 B1 KR970000715 B1 KR 970000715B1
- Authority
- KR
- South Korea
- Prior art keywords
- substrate
- semiconductor memory
- forming
- memory device
- gate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 239000010410 layer Substances 0.000 claims abstract description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 20
- 229920005591 polysilicon Polymers 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims abstract description 16
- 230000005641 tunneling Effects 0.000 claims abstract description 14
- 239000011229 interlayer Substances 0.000 claims abstract description 13
- 238000000059 patterning Methods 0.000 claims abstract description 5
- 238000005468 ion implantation Methods 0.000 claims abstract description 3
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 238000000206 photolithography Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims 1
- 238000005530 etching Methods 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 230000004888 barrier function Effects 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
내용 없음.
Description
제1도는 종래의 불휘발성 반도체 메모리소자 구조도.
제2도는 게이트 전류 형성과정을 도시한 도면.
제3도는 본 발명의 불휘발성 반도체 메모리소자 구조도.
제4도는 본 발명의 불휘발성 반도체 메모리소자의 제조공정순서도.
제5도는 및 제6도는 종래기술과 본 발명에 의한 불휘발성 반도체 메모리소자의 전기적 특성을 비교하여 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 터널링 산화막
3a : 플로팅게이트 4 : 층간절연막
5a : 컨트롤게이트 6 : 소오스
7 : 드레인 9 : 도전물질
9a : 콘택
본 발명은 불휘발성 반도체 메모리소자 및 그 제조방법에 관한 것으로, 특히 프로그램 속도를 향상시키기 위해 게이트 전류를 증가시키도록 한 것이다.
종래 대부분의 불휘발성 반도체 메모리 소자의 프로그램 동작은 채널 열전자(channel hot electron)를 주입하므로서 행한다.
미합중국 특허 제4,698,787호에 의하면 플래쉬형 메모리에 있어서, 제1도에 도시된 바와 같이 이중 폴리실리콘구조의 트랜지스터의 프로그램시에는 게이트와 드레인에 고전압을 인가함으로서 게이트 전류가 플로팅게이트에 주입되도록 하여 프로그램이 이루어지고 소거시에는 소오스에 높은 전압을 가하여 F-N 터널링에 의해 소거되도록 한다.
이와 같은 종래의 플래쉬 메모리에 있어서 프로그램시 게이트전류를 생성하기 위해서는 게이트와 드레인에 상대적으로 고전압이 필요하다.
특히 게이트전류는 고전압의 인가에 의해 핫 캐리어(hot carrier)가 생성된 후, 게이트쪽으로 전자가 방향을 바꾸고 또한 기판과 게이트절연막의 계면인 Si/SiO2계면의 장벽을 넘어야 하므로 게이트 전류는 상대적으로 기판전류보다 훨씬 작은 값을 가지게 된다.
따라서 이러한 낮은 게이트전류양으로 인하여 프로그램시 속도가 느린 문제가 있으며, 고전압이 요구되므로 외부 회로설계와 이의 스케일링(scaling)이 어렵게 되는 문제가 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 게이트전류의 주입효율을 극대화한 불휘발성 반도체 메모리소자 및 이의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 불휘발성 반도체 메모리소자는 소정 부분에 단차가 형성된 기판과, 상기 기판의 단차부위에 터널링 산화막을 개재하여 형성되어 일측은 기판의 상부면에 형성되고 타측은 기판 단차의 측면부에 형성된 플로팅게이트 및 상기 플로팅게이트 상부에 층간절연막을 개재하여 형성된 컨트롤 게이트를 포함하여 구성된다.
상기 목적을 달성하기 위해 본 발명의 불휘발성 반도체 메모리 소자의 제조방법은 반도체기판의 소정부분에 단차를 형성하는 공정과, 상기 결과물상에 터널링산화막, 제1폴리실리콘층, 층간절연막, 제2폴리실리콘층을 차례로 형성하는 공정, 상기 제2폴리실리콘층, 층간절연막, 제1폴리실리콘층, 터널링산화막을 게이트패턴으로 패터닝하는 공정, 고농도 이온주입에 의해 소오스 및 드레인을 헝성하는 공정을 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 븐 발명을 상세히 설명한다.
종래의 트랜지스터의 경우, 게이트전류는 제2도에 도시된 바와 같이 캐리어가 우선 채널에서의 전기장에 의해 충분한 에너지를 얻고나서(A→B) 기판과 게이트절연막 계면 방향으로 모멘텀(momentum)을 바꾼다음(B), 에너지 손실없이 기판/게이트절연막 계면의 포텐셜 장벽을 넘고(C) 또한 게이트절연막내의 이미지 포텐셜을 지나야(D) 게이트전류를 형성할 수 있다.
이때, 매우 적은 량의 핫 캐리어만이 기판/게이트절연막 계면 방향으로 모멘텀을 바꿀 확률이 있으므로 이로 인해 게이트전류는 기판전류에 비해 106~109배 정도로 극히 미미한 값을 가지게 된다.
따라서 본 발명은 게이트전류의 주입효율을 극대화시키기 위해 기판에 단차를 형성하여 핫 캐리어가 쉽게 게이트절연막의 베리어(barrier)를 모멘텀의 변화없이 넘을 수 있도록 한다.
제3도에 본 발명의 불휘발성 반도체 메모리의 트랜지스터 구조를 도시하였다.
본 발명의 트랜지스터는 제3도에 도시된 바와 같이 기판(1)의 소정부분을 식각하여 단차를 주고, 이 단차 부분에 게이트를 형성한 바, 플로팅게이트(3a)가 일부분을 기판 상부면에, 일부분은 식각된 기판 측면에 형성되도록 함으로써 프로그램시 핫 캐리어(e)가 방향 전환할 필요없이 기판(1)/게이트 절연막(2)계면의 장벽을 넘어 플로팅게이트(3a)에 바로 주입되게 하여 종래 보다 훨씬 큰 게이트전류(Ig)를 얻는다.
제3도의 미설명 부호 4는 절연막, 5a는 컨트롤게이트, 6은 소오스, 7은 드레인을 각각 나타낸다.
다음에 제4도를 참조하여 본 발명의 불휘발성 반도체 메모리소자 제조방법을 설명한다.
먼저, 제4도(a)와 같이 제1도전형의 반도체기판(1)의 액티브영역 양측을 사진 식각공정에 의해 선택적으로 식각하거나 또는 LOCOS(Local Oxidation of Silicon)방법을 이용하여 액티부영역 양측에 두꺼운 산화막을 성장시킨 후 이를 제거하여 기판의 소정영역에 단차를 형성한 후 (b)와 같이 결과물 전면에 터널링산화막(2)을 균일하게 형성하고 이어서 터널링산화막(2)상에 제1도전형의 불순물이 도핑된 제1폴리실리콘층(3)과 ONO 또는 Ta2O5로 된 층간절연막(4) 및 제1도전형의 불순물이 도핑된 제2폴리실리콘층(5)을 차례로 형성한다.
다음에 제4도(c)와 같이 상기 제2폴리실리콘층(5), 층간절연막(4), 제1폴리실리콘층(3), 터널링산화막(2)을 사진 식각 공정을 통해 게이트패턴으로 패터닝하여 기판의 단차부분에 걸쳐 형성되는 플로팅게이트(3a) 및 컨트롤게이트(5a)를 만든다음, 제2도전형의 불순물을 고농도로 이온주입하여 소오스(6) 및 드레인(7)을 형성한 후 결과물 전면에 절연층(8)을 형성하고 상기 절연층(8)의 소정영역에 콘택 개구부를 형성하여 소오스(6)와 드레인(7) 부위를 노출시킨 다음 결과물 전면에 도전물질(9)을 증착하고 소정패턴으로 패터닝하여 상기 콘택 개구부를 통해 소오스/드레인에 접속되는 콘택(9a)을 형성한다.
이와 같이 본 발명은 불휘발성 반도체 메모리소자의 게이트에 단차가 있는 기판상의 단차 측면에도 형성함으로서 핫 캐리어가 방향전환없이 게이트로 주입되도록 하여 매우 높은 게이트전류를 얻는다.
따라서 이를 이용하게 되면 플래쉬 메모리의 프로그램시 저전압에서 고속동작이 가능하게 되어 고집적소자의 제조에 유리하다.
제5도와 제6도에 종래의 불휘발성 반도체 메모리구조와 본 발명의 불휘발성 반도체 메모리 구조의 전기적 특성을 비교하여 도시한 바, 제5도에 나타난 바와 같이 종래에 비해 본 발명의 경우가 게이트전류가 훨씬 높음을 알 수 있고 제6도에 나타난 바와 같이 본 발명의 경우가 프로그램 시간이 훨씬 짧아짐을 알 수 있다.
이상 상술한 바와 같이 본 발명에 의하면 종래의 소자보다 동일한 조건에서 훨씬 많은 양의 게이트전류가 주입되므로 프로그램속도가 빠르고 소자의 집적도가 향상되며 저전압 동작이 가능하게 된다.
Claims (8)
- 소정부분에 단차가 형성된 기판(1)과, 상기 기판의 단차부위에 터널링산화막(2)을 개재하여 형성되되 일측은 기판의 상부면에 형성되고 타측은 기판 단차의 측면부에 형성된 플로팅 게이트(3a) 및 상기 플로팅 게이트(3a) 상부에 층간절연막(4)을 개재하여 형성된 컨트롤게이트(5a)를 포함하여 구성된 것을 특징으로 하는 불휘발성 반도체 메모리 소자.
- 제1항에 있어서, 기판의 소정부분에 형성된 소오스(6)을 중심으로 상기 플로팅게이트(3a) 및 컨트롤게이트(5a)와 대칭을 이루며 또다른 플로팅게이트(3a) 및 컨트롤게이트(5a)가 형성된 구조로 된 것을 특징으로 하는 불휘발성 반도체 메모리소자.
- 반도체기판(1)의 소정부분에 단차를 형성하는 공정과, 상기 결과물상에 터널링산화막(2), 제1폴리실리콘층(3), 층간절연막(4), 제2폴리실리콘층(5)을 차례로 형성하는 공정, 상기 제2폴리실리콘층(5), 층간절연막(4), 제1폴리실리콘층(3), 터널링산화막(2)을 게이트패턴으로 패터징하는 공정, 고농도 이온주입에 의해 소오스(6) 및 드레인(7)을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 불휘발성 반도체 메모리소자의 제조방법.
- 제3항에 있어서, 상기 기판에 단차를 형성하는 공정을 사진 식각공정을 통해 액티브영역 양측을 선택적으로 식각하여 행함을 특징으로 하는 불휘발성 반도체 메모리소자의 제조방법.
- 제3항에 있어서, 상기 기판에 단차를 형성하는 공정은 LOCOS방법을 이용하여 액티브 영역 양측에 두꺼운 산화막을 성장시킨 후 이를 제거하여 행하는 것을 특징으로 하는 불휘발성 반도체 메모리소자의 제조방법.
- 제3항에 있어서, 상기 층간절연막(4)은 ONO 또는 Ta2O5로 형성함을 특징으로 하는 불휘발성 반도체 메모리소자 제조방법.
- 제3항에 있어서, 상기 제2폴리실리콘층(5), 층간절연막(4), 제1폴리실리콘층(3), 터널링산화막(2)의 패터닝 공정에 의해 상기 기판의 단차부위에 걸쳐 제1폴리실리콘(3)으로 된 플로팅게이트(3a)와 제2폴리실리콘(5)으로 된 컨트롤게이트(5a)가 형성됨을 특징으로 하는 불휘발성 반도체 메모리소자의 제조방법.
- 제3항에 있어서, 상기 소오스(6) 및 드레인(7)형성 공정후에 결과물 전면에 절연층(8)을 형성하고 이 절연층(8)의 소정부분에 콘택 개구부를 형성한 다은 결과물상에 도전물질(9)을 증착하고 패터닝하여 상기 콘택 개구부를 통해 소오스(6) 및 드레인(7)과 접속되는 콘택(9a)을 형성하는 공정이 더 포함됨을 특징으로 하는 불휘발성 반도체 메모리소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930013590A KR970000715B1 (ko) | 1993-07-19 | 1993-07-19 | 불휘발성 반도체 메모리소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930013590A KR970000715B1 (ko) | 1993-07-19 | 1993-07-19 | 불휘발성 반도체 메모리소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950004529A KR950004529A (ko) | 1995-02-18 |
| KR970000715B1 true KR970000715B1 (ko) | 1997-01-18 |
Family
ID=19359529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930013590A KR970000715B1 (ko) | 1993-07-19 | 1993-07-19 | 불휘발성 반도체 메모리소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970000715B1 (ko) |
-
1993
- 1993-07-19 KR KR1019930013590A patent/KR970000715B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950004529A (ko) | 1995-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5231299A (en) | Structure and fabrication method for EEPROM memory cell with selective channel implants | |
| US6274902B1 (en) | Nonvolatile floating gate memory with improved interpoly dielectric | |
| KR0142603B1 (ko) | 플래쉬 이이피롬 셀 및 그 제조방법 | |
| EP0366423B1 (en) | Manufacturing method of semiconductor non-volatile memory device | |
| US5872036A (en) | Method of manufacturing a split-gate flash memory cell | |
| KR100192546B1 (ko) | 플래쉬 메모리 및 이의 제조방법 | |
| KR0168155B1 (ko) | 플래쉬 이이피롬 셀 및 그 제조방법 | |
| KR0147293B1 (ko) | 플로팅게이트 트랜지스터에 이용하는데 적합한 선택적 돌기 형성 방법 | |
| KR100348311B1 (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| US6025229A (en) | Method of fabricating split-gate source side injection flash memory array | |
| KR100261996B1 (ko) | 플래쉬 메모리 셀 및 그의 제조방법 | |
| JPH0272672A (ja) | 半導体装置およびその製造方法 | |
| KR970000715B1 (ko) | 불휘발성 반도체 메모리소자 및 그 제조방법 | |
| KR100665835B1 (ko) | 스플리트 게이트형 플래시 메모리 소자 제조방법 | |
| US4683640A (en) | Method of making a floating gate memory cell | |
| KR100240276B1 (ko) | 이이피롬 소자 및 그 제조 방법 | |
| KR950003241B1 (ko) | 플래쉬 eeprom 셀과 일체로 형성되는 주변회로 트랜지스터 제조방법 | |
| KR100214470B1 (ko) | 이이피롬 셀의 제조방법 | |
| KR940004272B1 (ko) | 이피롬 소자 및 제조방법 | |
| JP3141520B2 (ja) | 不揮発性記憶素子の製造方法 | |
| KR100277885B1 (ko) | 불휘발성메모리소자및그제조방법 | |
| KR0124632B1 (ko) | 이피롬(eprom)의 구조 및 제조방법 | |
| KR100384863B1 (ko) | 반도체 메모리 장치 및 그 제조방법 | |
| KR0124648B1 (ko) | 플레쉬 이이피롬(eeprom)셀의 구조 및 제조방법 | |
| KR0123847B1 (ko) | 매립 비트라인을 갖는 플래시 eeprom장치 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20091222 Year of fee payment: 14 |
|
| LAPS | Lapse due to unpaid annual fee |