KR950004529A - 불휘발성 반도체 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 불휘발성 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 프로그램 속도를 향상시키기 위해 게이트 전류를 종래보다 크게 하기 위한 구조로서 소정부분에 단차가 형성된 기판(1)과, 상기 기판의 단차부위에 터널링 산화막(2)을 개재하여 형성되되 일측은 기판의 상부면에 형성되고 타측은 기판 단차의 측면부에 형성된 플로팅게이트(3) 및 상기 플로팅게이트(3) 상부에 층간절연막(4)을 개재하여 형성된 컨트롤 게이트(5)를 포함하여 구성된 불휘발성 반도체 메모리 소자를 제공한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 3 도는 본 발명의 불휘발성 반도체 메모리 소자 구조도, 제 4 도는 본 발명의 불휘발성 반도체 메모리 소자의 제조공정순서도.
Claims (8)
- 소정부분에 단차가 형성된 기판(1)과, 상기 기판의 단차부위에 터널링 산화막(2)을 개재하여 형성되되 일측은 기판의 상부면에 형성되고 타측은 기판 단차의 측면부에 형성된 플로팅게이트(3) 및 상기 플로팅게이트(3) 상부에 층간절연막(4)을 개재하여 형성된 컨트롤 게이트(5)를 포함하여 구성된 것을 특징으로 하는 불휘발성 반도체 메모리 소자.
- 제 1 항에 있어서, 기판의 소정 부분에 형성된 소오스(6)을 중심으로 상기 플로팅게이트(3) 및 컨트롤게이트(5)와 대칭을 이루며 또 다른 플로팅게이트(3) 및 컨트롤 게이트(5)가 형성된 구조로된 것을 특징으로 하는 불휘발성 반도체 메모리 소자.
- 반도체 기판(1)의 소정 부분에 단차를 형성하는 고정과, 상기 결과물상에 터널링 산화막(2), 제 1 폴리실리콘층(3), 층간절연막(4), 제 2 폴리실리콘층(5)을 차례로 형성하는 공정, 상기 제 2 폴리실리콘층(5), 층간절연막(4), 제 1 폴리실리콘층(3), 터널링산화막(2)을 게이트 패턴으로 패터닝하는 공정, 고농도 이온 주입에 의해 소오스(6) 및 드레인(7)을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조벙법.
- 제 3 항에 있어서, 상기 기판에 단차를 형성하는 공정은 사진 식각공정을 통해 액티브영역 양측을 선택적으로 식각하여 행함을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조방법.
- 제 3 항에 있어서, 상기 기판에 단차를 형성하는 공정은 LOCOS방법을 이용하여 액티브영역 양측에 두꺼운 산화막을 성장시킨후 이를 제거하여 행하는 것을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조방법.
- 제 3 항에 있어서 상기 층간절연막(4)은 ONO 또는 Ta2O6로 형성함을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조방법.
- 제 3 항에 있어서, 상기 제 2 폴리실리콘층(5), 층간절연막(4), 제 1 폴리실리콘층(3) 터널링산화막(2)의 패터닝 공정에 의해 상기 기판의 단차 부위에 걸쳐 제 1 폴리실리콘(3)으로 된 플로팅게이트와 제 2 폴리실리콘(5)으로 된 컨트롤 게이트가 형성됨을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조방법.
- 제 3 항에 있어서, 상기 소오스(6) 및 드레인(7) 형성 공정후에 결과물 전면에 절연층(8)을 형성하고 이 절연층(8)의 소정부분에 콘택 개구부를 형성한 다음 결과물상에 도전물질을 증착하고 패터닝하여 상기 콘택 개구부를 통해 소오스(6) 및 드레인(7)과 접속되는 콘택(9)을 형성하는 공정이 더 포함됨을 특징으로 하는 불휘발성 반도체 메모리 소자의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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| KR970000715B1 KR970000715B1 (ko) | 1997-01-18 |
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1993
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Also Published As
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| KR970000715B1 (ko) | 1997-01-18 |
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