KR930014961A - 플래쉬 eeprom 셀 - Google Patents

플래쉬 eeprom 셀 Download PDF

Info

Publication number
KR930014961A
KR930014961A KR1019910022064A KR910022064A KR930014961A KR 930014961 A KR930014961 A KR 930014961A KR 1019910022064 A KR1019910022064 A KR 1019910022064A KR 910022064 A KR910022064 A KR 910022064A KR 930014961 A KR930014961 A KR 930014961A
Authority
KR
South Korea
Prior art keywords
oxide film
forming
silicon substrate
gate
layer
Prior art date
Application number
KR1019910022064A
Other languages
English (en)
Other versions
KR950006232B1 (ko
Inventor
김경남
이정석
Original Assignee
정몽헌
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 정몽헌, 현대전자산업 주식회사 filed Critical 정몽헌
Priority to KR1019910022064A priority Critical patent/KR950006232B1/ko
Publication of KR930014961A publication Critical patent/KR930014961A/ko
Application granted granted Critical
Publication of KR950006232B1 publication Critical patent/KR950006232B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Non-Volatile Memory (AREA)

Abstract

본 발명에 플래쉬 EEPROM 셀에 관한 것으로, 소오스 부근의 게이트 산화막 두께와 드레인 부근의 게이트 산화막의 두께를 다르게 하여 드레인 부근의 채널에서 발생하는 열전자가 게이트 산화막을 통과하여 플로팅 게이트에 충전할 때 발생하는 게이트 산화막의 열화를 지연시켜 개서횟수가 증가되는 플래쉬 EEPROM 셀에 관한 것이다.

Description

플래쉬 EEPROM 셀
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 플래쉬 EEPROM 셀의 단면도,
제3A 내지 3F도는 본 발명의 플래쉬 EEPROM 셀의 제조공정을 도시한 단면도.

Claims (6)

  1. 플래쉬 EEPROM 셀에 있어서, 실리콘 기판(1)과, 소자분리방법을 사용하여 형성된 상기 실리콘 기판(1)상의 산화막(10)과, 상기 실리콘 기판(1)상에서 소오스영역(6)부군에 형성된 터널 산화막(2)과, 상기 실리콘 기판(1)상에서 드레인 영역(7)부근에 형성된 게이트 산화막(2')과, 상기 터널 산화막(2)과 게이트 산화막(2')상부에 형성된 플로팅 게이트(3)와, 상기 플로팅 게이트(3)상부의 중간 절연층(4)과, 상기 중간 절연층(4)상부의 제어게이트(5)와, 상기 실리콘 기판(1) 소정부분에서 서로 이격되어 형성된 소오스(6) 및 드레인(7)을 구비한는 것을 특징으로 하는 플래쉬 EEPROM 셀.
  2. 제1항에 있어서, 소오스(6)에 고전압이 인가될 때 소오스(6)를 보호하기 위해 소오스(6)가 DDD구조로 형성되어 있는 것을 특징으로 하는 플래쉬 EEPROM 셀.
  3. 제1항에 있어서, 소오스 부근의 터널 산화막(2)의 두께가 100Å 정도인 것을 특징으로 하는 플래쉬 EEPROM 셀.
  4. 제1항에 있어서, 드레인 부근의 게이트 산화막(2')의 두께가 150Å 내지 400Å인 것을 특징으로 하는 플래쉬 EEPROM 셀.
  5. 제1항에 있어서, 상기 플로팅 게이트(3) 상부의 중간 절연층(4)이 산화막층 또는 산화막-질화막-산화막층인 것을 특징으로 하는 플래쉬 EEPROM 셀.
  6. 플래쉬 EEPROM 셀의 제조방법에 있어서, 실리콘 기판(1)을 제공하는 단계와, 상기 실리콘 기판(1)상에 소자분리방법을 사용하여 필드 산화막(10)을 형성하는 단계와, 상기 실리콘 기판(1)상의 액티브영역(11) 상에 게이트 산화막(2')을 형성하는 단계와, 포토레지스트층(12)을 이용하여 게이트 산화막(2')의 소정부분(2")을 식각하는 단계와, 상기 게이트 산화막(2')상부의 포토레지스트층(12)을 제거하는 단계와, 노출된 실리콘 기판(1) 상부에 터널 산화막(2)을 형성하는 단계와, 상기 터널 산화막(2) 및 게이트 산화막(2') 상부에 제1폴리실리콘층(13)을 형성하는 단계와, 상기 제1폴리실리콘층(13) 상부에 중간 절연층(4)을 형성하는 단계와, 상기 중간 절연층(4) 상부에 제2폴리실리콘층(13')을 형성하는 단계와, 포토레지스트층(12)을 이용하여 제1폴리실리콘층(13)과 중간 절연층(4) 및 제2폴리실리콘층 (13')을 식각하여 플로팅 게이트(3) 및 제어 게이트(5)를 형성하는 단계와, 상기 제어 게이트(5)(13') 상부의 포토레지스트층(12)을 제거하는 단계와, 상기 실리콘 기판(1)내에 불순물을 주입하여 소오스(6) 및 드레인(7)영역을 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 EEPROM 셀 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910022064A 1991-12-03 1991-12-03 플래쉬 이이피롬 및 그 제조방법 KR950006232B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019910022064A KR950006232B1 (ko) 1991-12-03 1991-12-03 플래쉬 이이피롬 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019910022064A KR950006232B1 (ko) 1991-12-03 1991-12-03 플래쉬 이이피롬 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR930014961A true KR930014961A (ko) 1993-07-23
KR950006232B1 KR950006232B1 (ko) 1995-06-12

Family

ID=19324083

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910022064A KR950006232B1 (ko) 1991-12-03 1991-12-03 플래쉬 이이피롬 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR950006232B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010078525A (ko) * 1999-12-30 2001-08-21 박종섭 Ｅｅｐｒｏｍ 플래시 메모리장치의 게이트전극 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010078525A (ko) * 1999-12-30 2001-08-21 박종섭 Ｅｅｐｒｏｍ 플래시 메모리장치의 게이트전극 제조방법

Also Published As

Publication number Publication date
KR950006232B1 (ko) 1995-06-12

Similar Documents

Publication Publication Date Title
KR100851664B1 (ko) 매우 짧은 게이트 모양을 갖는 트랜지스터와 메모리 셀,및 그 제조 방법
US5907172A (en) Split-gate flash memory cell structure
KR970004028A (ko) 플래쉬 이이피롬 (flash EEPROM) 셀의 접합부 형성방법
KR960006013A (ko) 반도체 소자 및 그의 제조방법
KR960026895A (ko) 이이피롬 셀 및 그 제조방법
KR960036093A (ko) 플래쉬 이이피롬 셀 및 그 제조방법
KR970072450A (ko) 플래쉬 메모리 및 이의 제조방법
KR910015065A (ko) 플로팅 게이트 기억셀의 전기적 소거 특성을 개선하는 방법
KR960002833A (ko) 반도체 소자의 고전압용 트랜지스터 및 그 제조방법
US20050145929A1 (en) Method and structure for layout of cell contact area for semiconductor integrated circuits
KR930014961A (ko) 플래쉬 eeprom 셀
KR910007139A (ko) 반도체 기억장치 및 그 제조방법
US6365449B1 (en) Process for making a non-volatile memory cell with a polysilicon spacer defined select gate
KR970054227A (ko) Nand형 비휘발성 메모리 소자 및 그 제조방법
KR950021134A (ko) 반도체소자의 콘택 형성방법
KR100506269B1 (ko) 반도체장치의웰형성방법
KR930004347B1 (ko) 불휘발성 반도체 메모리 소자의 제조방법
JPH0244734A (ja) Ｍｉｓトランジスタの製造方法
KR100252925B1 (ko) 반도체 장치의 플래쉬 이피롬 제조방법
KR0124648B1 (ko) 플레쉬 이이피롬(eeprom)셀의 구조 및 제조방법
KR970030826A (ko) 플래쉬 메모리 소자 제조방법
KR970013338A (ko) 불휘발성 메모리 장치 및 그 제조 방법
KR960039406A (ko) 플래쉬 이이피롬 셀의 제조방법
KR970054203A (ko) 비휘발성 메모리 셀의 제조 방법
JPH03181175A (ja) 不揮発性モスメモリ装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20040331

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee