KR910007139A - 반도체 기억장치 및 그 제조방법 - Google Patents

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KR910007139A
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요시쿠니 곤노
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아오이 죠이치
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다케다이 마사다카
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Abstract

내용 없음.

Description

반도체 기억장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일실시예의 단면도.

Claims (2)

  1. 반도체기판(21)상에 폴리실리콘으로 이루어진 소거게이트(29)와 제어게이트 (30)를 절연막을 매개하여 배치한 트랜지스터를 구비하고, 반도체기판(21)내에 전자가 주입되는 폴리실리콘으로 이루어진 플로팅게이트(27)가 피일드 절연막(22)간의 상기 기판(21)의 홈(25)내에 형성되며, 소거게이트(29)와 제어게이트(30)가 절연막(281, 282)을 매개하여 플로팅게이트(27)와 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
  2. 반도체기판(21) 표면상에 인접하는 셀의 분리영역으로서 피일드 절연막(22)을 형성한 후, 에칭에 의해 피일드 절연막(22)간에 홈(25)을 형성하는 제1의 공정과, 상기 홈(25)내에 절연막(26)을 형성하고 홈(25)의 깊이 이상인 두께의 폴리실리콘(27)을 퇴적한 다음 상기 홈(25)내에 퇴적된 플로팅게이트를 구성하는 폴리실리콘 이외의 폴리실리콘을 에칭에 의해 소거하는 제2의 공정, 홈(25)내에 퇴적된 폴리실리콘(27)상에 절연막(28)을 형성하고 폴리실리콘으로 이루어진 소거게이트(29)를 형성하는 제3의 공정, 상기 폴리실리콘(27)으로 이루어진 플로팅게이트(27)와 소거게이트(29)상에 절연막(282)을 형성하여 폴리실리콘으로 이루어진 제어게이트(30)를 형성하고는 제4의 공정을 구비하여 이루어진 것을 특징으로 하는 반도체 기억장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900013983A 1989-09-05 1990-09-05 반도체 기억장치 및 그 제조방법 KR930010250B1 (ko)

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