KR940012640A - 과잉 소거를 보정하는 불휘발성 메모리 소자 - Google Patents

과잉 소거를 보정하는 불휘발성 메모리 소자 Download PDF

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Abstract

홈(4)는 반도체 층(1 및 3)안에 형성되고, 소오스 영역(2)는 반도체 층안의 홈 부분에 형성된다. 제어 게이트(6)은 제1절연층(5)를 경유하며 홈안에 매입된다. 부유 게이트(8)은 제2절연층(5)를 경유하여 제어 게이트 상에 형성된다.
부유게이트는 제1절연층위로 확장한다. 드레인 영역(9 및 9′)은 홈과 별개로 반도체 층안에 형성된다.

Description

과잉 소거를 보정하는 불휘발성 메모리 소자
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 불휘발성 메모리 소자의 제1실시예를 도시한 단면도.
제3A, 3B, 3C, 3D 및 3E도는 제2도의 불휘발성 메모리 소자의 제조 단계를 설명한 단면도.
제4도는 본 발명에 따른 불휘발성 메모리 소자의 제2실시예를 도시한 단면도.

Claims (15)

  1. 홈(4)를 갖는 제1전도형 반도체 층(1 및 3), 상기 홈 부분에서 상기 반도체 층안에 형성되는 제1전도형과 반대인 제2전도형의 소오스 영역(2), 상기 홈안에 매입된 제어 게이트(6), 상기 제어 게이트와 상기 반도체 층사이에 삽입된 제1절연층(5), 상기 제어 게이트와 상기 반도체 층 사이에 형성된 부유 게이트(8), 상기 부유 게이트와 상기 제어 게이트 사이에 삽입된 제2절연층(7), 상기 부유 게이트와 상기 반도체 충 사이에 삽입된 제3절연층(5) 및 상기 홈과는 별개로 상기 반도체 층안에 형성되는 제2전도형의 하나 이상의 드레인 영역(9 및 9′)을 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
  2. 제1항에 있어서, 상기 드레인 영역이 상기 부유 게이트와 자기 정합하여 제조되는 것을 특징으로 하는 불휘발성 메모리 소자.
  3. 제1항에 있어서, 상기 제1절연층이 상기 반도체 층상에 상기 제3절연층과 동시에 제조되는 것을 특징으로 하는 불휘발성 메모리 소자.
  4. 제1전도형의 반도체 기판(1), 상기 반도체 기판에 형성된 제1전도형의 소오스 영역(2), 상기 반도체 기판상에 형성되고 상기 소오스 영역에 이르는 개구(4)를 갖는 제1전도형과 반대인 제2전도형의 반도체 층(3), 상기 개구안에 매입되는 제어 게이트(6), 상기 제어 게이트, 반도체 기판과 상기 반도체 층 사이에 삽입된 제1절연층(5), 상기 제어 게이트와 상기 반도체 층 사이에 형성된 부유 게이트(8), 상기 부유 게이트와 상기 제어 게이트 사이에 삽입된 제2절연층(7), 상기 부유 게이트와 상기 반도체 층 사이에 삽입된 제3절연층(5) 및 상기 개구와는 별개로 상기 반도체 층안에 형성되는 제1전도형의 하나 이상의 드레인 영역(9 및 9′)을 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
  5. 제4항에 있어서, 상기 드레인 영역이 상기 부유 게이트와 자기 정합하여 제조되는 것을 특징으로 하는 불휘발성 메모리 소자.
  6. 제4항에 있어서, 상기 드레인 영역이 상기 제3절연층과 동시에 제조되는 것을 특징으로 하는 불휘발성 메모리 소자.
  7. 제1전도형의 반도체 기판(1), 상기 반도체 기판에 형성되고 상기 제1전도형과 반대인 제2전도형의 소오스 영역(2), 상기 반도체 기판상에 형성되고 상기 소오스 영역에 이르는 개구(4)를 갖는 제1전도형의 반도체 층(3), 상기 개구안에 매입되는 제어 게이트(6), 상기 제어 게이트, 상기 반도체 기판과 상기 반도체 층 사이에 삽입된 제1절연층(5), 상기 제어 게이트와 상기 반도체 층상에 형성된 부유 게이트(8), 상기 부유 게이트와 상기 제어 게이트사이에 삽입된 제2절연층(7), 상기 부유 게이트와 상기 반도체 층 사이에 삽입된 제3절연층(5) 및 상기 개구와는 별개로 상기 반도체 층안에 형성되는 제2전도형의 하나 이상의 드레인 영역(9 및 9′)를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
  8. 제7항에 있어서, 상기 드레인 영역이 상기 부유 게이트와 자기 정합하여 제조되는 것을 특징으로 하는 불휘발성 메모리 소자.
  9. 제7항에 있어서, 상기 제1절연층이 상기 반도체 층상에 상기 제3절연층과 동시에 제조되는 것을 특징으로 하는 불휘발성 메모리 소자.
  10. 제1전도형의 반도체 기판(1)을 준비하는 단계, 상기 반도체 기판안에 소오스 영역(2)를 형성하기 위해 상기 반도체 기판으로 제1전도형의 불순물을 유입하는 단계, 상기 반도체 기판상에 제1전도형과 반대인 제2전도형의 반도체 층(3)을 형성하는 단계, 상기 소오스 영역에 이르는 개구(4)를 상기 반도체 층을 통하여 형성하는 단계, 상기 반도체 층과 상기 소오스 영역상에 제1절연층(5)를 형성하는 단계, 제어 게이트로 작용하는 제1금속층(6)을 상기 개구안에 형성하는 단계, 상기 제1금속층상에 제2절연층(7)을 형성하는 단계, 상기 제2절연층과 상기 제1절연층의 일부분상에 부유 게이트로 작용하는 제2금속층(8)을 형성하는 단계 및 하나 이상의 드레인 영역(9 및 9′)을 형성하기 위해 상기 반도체 층안으로 제1전도형 불순물을 유입하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  11. 제10항에 있어서, 상기 드레인 영역을 위한 상기 불순물 유입 단계가 상기 제2금속층과 자기 정합하여 불순물을 유입하는 것을 특징으로 하는 방법.
  12. 제10항에 있어서, 제2절연층 형성 단계가 제1이산화 실리콘 층상에 층을 형성하는 단계, 상기 제1이산화 실리콘 질화 실리콘층을 형성하는 단계 및 제2이산화 실리콘 층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제1전도형의 반도체 기판(1)을 준비하는 단계, 상기 반도체 기판안에 소오스 영역(2)를 형성하기 위해 상기 반도체 기판으로 제1전도형과 반대인 제2전도형의 불순물을 유입하는 단계, 상기 반도체 기판상에 제1전도형의 반도체 층(3)을 형성하는 단계, 상기 소오스 영역에 이르는 개구(4)를 상기 반도체 층을 통하여 형성하는 단계, 상기 반도체 층과 상기 소오스 영역상에 제1절연층(5)를 형성하는 단계, 제어 게이트로 작용하는 제1금속층(6)을 상기 개구안에 형성하는 단계, 상기 제1금속층상에 제2절연층(7)을 형성하는 단계, 상기 제2절연층과 상기 제1절연층의 일부분상에 부유 게이트로 작용하는 제2금속층(8)을 형성하는 단계 및 하나 이상의 드레인 영역(9 및 9′)을 형성하기 위해 상기 반도체 층안으로 제2전도형의 불순물을 유입하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조방법.
  14. 제13항에 있어서, 상기 드레인 영역을 위한 상기 불순물 유입 단게가 상기 제2금속층과 자기 정합하여 불순물을 유입하는 것을 특징으로 하는 방법.
  15. 제13항에 있어서, 상기 제2절연층 형성 단계가 제1이산화 실리콘 층을 형성하는 단계, 상기 제1이산화 실리콘 층상에 질화 실리콘층을 형성하는 단계 및 제2이산화 실리콘 층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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