KR960043262A - 반도체 메모리 소자 및 그 제조 방법 - Google Patents

반도체 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 소자와 그 제조방법에 관한 것으로, 특히 비휘발성 반도체 메모리 소자에 있어서, 논리 스테이트의 멀티화 및 소자의 고집적화에 적당하도록 하기 위하여, 그 구조는 반도체 기판상에 소정간격으로 형성된 한쌍의 소오스드레인영역과, 소오스드레인영역 및 기판상에 형성된 제1게이트절연막과, 소오스드레인영역의 일부와 소정부분 겹치도록 한쌍의 소오스드레인영역 사이에 형성된 제1, 제2플로팅게이트와, 제1, 제2플로팅게이트의 상면 및 측면에 형성된 제2게이트 절연막과, 제1, 제2게이트 절연막의 상부에 소정두께로 형성된 컨트롤게이트를 포함하여 이루어진다. 이러한 반도체 메모리 소자는 비휘발성 반도체 메모리 제조에 있어 메모리 용량 극대화에 따른 논리 멀티 스테이프를 추구하였으며, 또한, 기존의 스플리트게이트 형식인 컨트롤게이트를 채용하고 있어 오버이레이즈에 의한 데이타 교란 현상을 가지지 않음을 특징으로 한다.

Description

반도체 메모리 소자 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 반도체 메모리 소자의 레이아웃과 단면도, 제3도는 본 발명의 반도체 메모리 소자의 동작을 설명하는 도면, 제4도는 본 발명의 반도체 메모리 소자를 제조하는 각 단계를 도시한 도면.

Claims (3)

  1. 반도체 메모리 소자에 있어서, 반도체 기판상에 소정간격으로 형성된 한쌍의 소오스드레인영역과, 상기 소오스드레인영역 및 상기 기판상에 형성된 제1게이트절연막과, 상기 소오스드레인영역의 일부와 소정부분 겹치도록 상기 한쌍의 소오스드레인영역 사이에 형성된 제1, 제2플로팅게이트와, 상기 제1, 제2플로팅게이트의 상면 및 측면에 형성된 제2게이트절연막과, 상기 제1, 제2게이트절연막의 상부에 소정두께로 형성된 컨트롤게이트를 포함하여 이루어진 반도체 메모리 소자.
  2. 반도체 메모리 소자의 제조방법에 있어서, 1) 반도체 기판상에 소정간격으로 소오스드레인을 연차적으로 시키는 단계와, 2) 상기 소오스드레인영역 및 상기 기판상에 제1게이트절연막을 형성시키는 단계와, 3) 상기 제1게이트절연막의 상면에 플로팅게이트를 형성시키는 단계와, 4) 상기 플로팅게이트 상면과 측면에 제2게이트절연막을 형성시키는 단계와, 5) 상기 제1, 제2게이트절연막의 상부에 컨트롤게이트를 형성시키는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  3. 제2항에 있어서, 상기 제2게이트절연막을 열산화막, CVD산화막 또는 열산화막과 CVD산화막의 복합 중 하나의 선택하여 형성시키는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950011119A 1995-05-08 1995-05-08 반도체 메모리 소자 및 그 제조 방법 KR0161114B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980055948A (ko) * 1996-12-28 1998-09-25 김영환 반도체 소자의 게이트 산화막 형성 방법

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KR19980055948A (ko) * 1996-12-28 1998-09-25 김영환 반도체 소자의 게이트 산화막 형성 방법

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