KR900019244A - 반도체기억장치 - Google Patents

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KR900019244A
KR900019244A KR1019900007521A KR900007521A KR900019244A KR 900019244 A KR900019244 A KR 900019244A KR 1019900007521 A KR1019900007521 A KR 1019900007521A KR 900007521 A KR900007521 A KR 900007521A KR 900019244 A KR900019244 A KR 900019244A
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KR1019900007521A
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마사유키 호리
노리요시 도자와
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아오이 죠이치
가부시끼가이샤 도시바
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
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    • H01—ELECTRIC ELEMENTS
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract

내용 없음

Description

반도체기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 관한 반도체기억장치의 제1실시예의 구성을 나타낸 단면도, 제3도는 본 발명의 제2실시예의 구성을 나타낸 단면도, 제4도는 본 발명의 제3실시예의 구성을 나타낸 단면도.

Claims (2)

  1. 제1도전형의 반도체기판(1)과, 이 반도체기판(1)의 주면부에 서로 소정간격을 두고 형성된 제2도 전형의 드레인영역(3) 및 제2도전형의 소오스영역(2), 상기 반도체기판(1)상의 적어도 상기 드레인영역(3)과 상기 소오스영역(2)간의 챈널상에 설치된 제1절연막(4, 5), 이 제1절연막(4, 5)상에 설치된 부유게이트(6), 이 부유게이트(6)상에 설치된 제2절연막(7), 이 제2절연막(7)상에 설치된 콘트롤게이트(8)를 구비하고, 상기 제1절연막의 막두께가 상기 드레인영역(3)과 상기 소오스영역(2)간의 상기 드레인영역(3)측 챈널상에서 두껍고, 상기 소오스영역(2)상을 포함하는 일부에서 얇은 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 메모리셀에 대한 기억의 기록은 상기 소오스영역(2)에 대해 제1전압을 인가하고, 상기 드레인영역(3)에 대해 상기 제1전압보다 높은 제2전압을 인가하며, 상기 콘트롤게이트(8)에 대해 상기 제2전압보다 높은 제3전압을 인가하여 실행하고 메모리셀의 기억의 독출은 상기 소오스영역(2)에 대해 제4전압을 인가하고, 상기 드레인영역(3)에 대해 상기 제4전압보다 높은 제5전압을 인가하며, 상기 콘트롤게이트(8)에 대해 상기 제5전압보다 높으 제6전압을 인가하여 실행하며, 메모리셀의 기억의 소거는 상기 콘트롤게이트(8)에 대해 제7전압을 인가하고, 상기 소오스영역(2)에 대해 상기 제7전압보다 높은 전압인 제8전압을 인가하여 실행하는 것을 특징으로 하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900007521A 1989-05-24 1990-05-24 반도체기억장치 KR900019244A (ko)

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Application Number Priority Date Filing Date Title
JP1128715A JPH02308571A (ja) 1989-05-24 1989-05-24 半導体記憶装置
JP1-128715 1989-05-24

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KR1019900007521A KR900019244A (ko) 1989-05-24 1990-05-24 반도체기억장치

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EP (1) EP0399527A3 (ko)
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JPH02308571A (ja) 1990-12-21
EP0399527A2 (en) 1990-11-28
EP0399527A3 (en) 1992-10-14

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