JPH0393276A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH0393276A JPH0393276A JP1230110A JP23011089A JPH0393276A JP H0393276 A JPH0393276 A JP H0393276A JP 1230110 A JP1230110 A JP 1230110A JP 23011089 A JP23011089 A JP 23011089A JP H0393276 A JPH0393276 A JP H0393276A
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- insulating film
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- polysilicon
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- forming
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体記憶装置及びその製造方法に関するも
ので、特にフローティングゲート、イレーズゲートを有
するＦＥ２ＦＲＯＭ（Ｆｌａｓｈ Ｅｒｅｃｔｒ１ｃａ
ｌｌｙ Ｅｒａｓａｂｌｅ ＰＲＯＭ）に使用される
ものである。
ので、特にフローティングゲート、イレーズゲートを有
するＦＥ２ＦＲＯＭ（Ｆｌａｓｈ Ｅｒｅｃｔｒ１ｃａ
ｌｌｙ Ｅｒａｓａｂｌｅ ＰＲＯＭ）に使用される
ものである。
（従来の技術）
二の種のＰＥ２ＦＲＯＭの従来例としては、第１１図に
示されているものが知られている。第１１図（ａ）はこ
の従来構造のＦＥ２ＰＲＯＭセルの幅方向の断面図、向
図（ｂ）は同チャネル方向の断面図である。
示されているものが知られている。第１１図（ａ）はこ
の従来構造のＦＥ２ＰＲＯＭセルの幅方向の断面図、向
図（ｂ）は同チャネル方向の断面図である。
これら図中１は例えばＰ形シリコンからなる半導体基板
であり、この半導体基板表面上に隣接するセルとの分離
領域としてフィールド絶縁膜２が形成されている。前記
基板１上にはフィールド絶縁膜に囲まれるようにして、
Ｎ 型ソース・ドレイン領域３，４が形成され、上記ソ
ース・ドレイン領域にはさまれた前記基板１の表面に第
１のゲート絶縁膜５を介しポリシリコンからなるフロー
ティングゲート６が形成されている。前記フィールド絶
縁膜２上にはポリシリコンからなるイレーズゲート７が
形成され、前記フローティングゲート６の端部と薄い絶
縁膜８を介して対向する様に接している。また、前記フ
ローティングゲート６上には第２のゲート絶縁膜９を介
してポリシリコンからなるコントロールゲート１０が形
成されている。第１１図には示していないが、前記コン
トロールゲート１０上には、層間絶縁膜が積層され、前
記ＮＪＪ１ソース、ドレイン、及び各ゲートへの電圧供
給のためのコンタクトホールが開孔されており、その上
に例えばアルミニウムからなる金楓配線が形威され、電
極を形成している。
であり、この半導体基板表面上に隣接するセルとの分離
領域としてフィールド絶縁膜２が形成されている。前記
基板１上にはフィールド絶縁膜に囲まれるようにして、
Ｎ 型ソース・ドレイン領域３，４が形成され、上記ソ
ース・ドレイン領域にはさまれた前記基板１の表面に第
１のゲート絶縁膜５を介しポリシリコンからなるフロー
ティングゲート６が形成されている。前記フィールド絶
縁膜２上にはポリシリコンからなるイレーズゲート７が
形成され、前記フローティングゲート６の端部と薄い絶
縁膜８を介して対向する様に接している。また、前記フ
ローティングゲート６上には第２のゲート絶縁膜９を介
してポリシリコンからなるコントロールゲート１０が形
成されている。第１１図には示していないが、前記コン
トロールゲート１０上には、層間絶縁膜が積層され、前
記ＮＪＪ１ソース、ドレイン、及び各ゲートへの電圧供
給のためのコンタクトホールが開孔されており、その上
に例えばアルミニウムからなる金楓配線が形威され、電
極を形成している。
（発明が解決しようとする課題）
上記従来構造のＰＨ２ＦＲＯＭではフィールド絶縁膜２
上にポリシリコンからなるフローティングゲート６、イ
レーズゲート７、コントロールゲート１０が形成され、
３層構造になっており、さらにコントロールゲート上に
は層間絶縁膜が積層され、Ｎ 型ソース●ドレイン及び
各ゲートへの電圧供給のためにコンタクトホールが開孔
されており、その上に例えばアルミニウムからなる金属
配線がなされ、電極を形成している為、金属配線から基
板までの段差が大きく、コンタクトのコーナ一部分での
アルミニウムの段切れや、コントロールゲート１０上へ
金属配線の例えばモリブデンなどを付けた場合、イレー
ズゲート７上にあるコントロールゲート１０と、フロー
ティングゲート６上に有るコントロールゲート１０では
、段差が厳しい為、配線段切れが発生しやすいなどの問
題が生じる。
上にポリシリコンからなるフローティングゲート６、イ
レーズゲート７、コントロールゲート１０が形成され、
３層構造になっており、さらにコントロールゲート上に
は層間絶縁膜が積層され、Ｎ 型ソース●ドレイン及び
各ゲートへの電圧供給のためにコンタクトホールが開孔
されており、その上に例えばアルミニウムからなる金属
配線がなされ、電極を形成している為、金属配線から基
板までの段差が大きく、コンタクトのコーナ一部分での
アルミニウムの段切れや、コントロールゲート１０上へ
金属配線の例えばモリブデンなどを付けた場合、イレー
ズゲート７上にあるコントロールゲート１０と、フロー
ティングゲート６上に有るコントロールゲート１０では
、段差が厳しい為、配線段切れが発生しやすいなどの問
題が生じる。
そこで本発明の目的は、装置表面の段差を小さくして、
加工を容易化し且つ信頼性を向上することにある。
加工を容易化し且つ信頼性を向上することにある。
（課題を解決するための手段と作用）
本発明は、半導体基板上にポリシリコンからなるイレー
ズゲートとコントロールゲートを絶縁膜を介して配置し
たトランジスタを具備し、半導体基板内に電子の注入さ
れるポリシリコンからなるフローティングゲートがフィ
ールド絶縁膜間の前記基板の溝内に形成され、イレーズ
ゲートとコントロールゲートが絶縁膜を介してフローテ
ィングゲートと接している事を特徴とする半導体記憶装
置である。また本発明は、半導体基板表面上に隣接する
セルの分離領域として、フィールド絶縁膜を形威した後
、エッチングによりフィールド絶縁膜間に溝を形成する
第１の工程と、前記溝内に絶縁膜を形成し溝の深さ以上
の厚さのポリシリコンを堆積して、前記溝内に堆積され
たフローティングゲートを構成するポリシリコン以外の
ポリシリコンをエッチングにより除表する第２の工程と
、溝内に堆積されたポリシリコン上に絶縁膜を形成し、
ポリシリコンからなるイレーズゲートを形成する第３の
工程と、前記ポリシリコンからなるフローティングゲー
トとイレーズゲート上に絶縁膜を形成してポリシリコン
からなるコントロールゲートを形成する第４の工程とを
Ｈすることを特徴とする半導体記憶装置の製造方法であ
る。
ズゲートとコントロールゲートを絶縁膜を介して配置し
たトランジスタを具備し、半導体基板内に電子の注入さ
れるポリシリコンからなるフローティングゲートがフィ
ールド絶縁膜間の前記基板の溝内に形成され、イレーズ
ゲートとコントロールゲートが絶縁膜を介してフローテ
ィングゲートと接している事を特徴とする半導体記憶装
置である。また本発明は、半導体基板表面上に隣接する
セルの分離領域として、フィールド絶縁膜を形威した後
、エッチングによりフィールド絶縁膜間に溝を形成する
第１の工程と、前記溝内に絶縁膜を形成し溝の深さ以上
の厚さのポリシリコンを堆積して、前記溝内に堆積され
たフローティングゲートを構成するポリシリコン以外の
ポリシリコンをエッチングにより除表する第２の工程と
、溝内に堆積されたポリシリコン上に絶縁膜を形成し、
ポリシリコンからなるイレーズゲートを形成する第３の
工程と、前記ポリシリコンからなるフローティングゲー
トとイレーズゲート上に絶縁膜を形成してポリシリコン
からなるコントロールゲートを形成する第４の工程とを
Ｈすることを特徴とする半導体記憶装置の製造方法であ
る。
即ち従来構造ではフィールド絶縁膜上に、ポリシリコン
からなるフローティングゲート、イレーズゲート、コン
トロールゲートが形威され、３層構造になっている為、
段差が大きく、加工が困難であったが、本発明は、基板
上に形成されたフィールド絶縁膜間に溝を作り、前記溝
内にポリシリコンからなるフローティングゲートを形成
する為、基板上やフィールド絶縁膜上で２層構造のみで
形成されているので、従来構造に比べ段差が小さく、加
工も容易になる。
からなるフローティングゲート、イレーズゲート、コン
トロールゲートが形威され、３層構造になっている為、
段差が大きく、加工が困難であったが、本発明は、基板
上に形成されたフィールド絶縁膜間に溝を作り、前記溝
内にポリシリコンからなるフローティングゲートを形成
する為、基板上やフィールド絶縁膜上で２層構造のみで
形成されているので、従来構造に比べ段差が小さく、加
工も容易になる。
（実施例）
第１図（ａ） ． （ｂ）は、本発明の一実施例を示す
ものである。第１図（ａ）はＦＥ２ＦＲＯＭセルの幅方
向の？面図を示し、第１図（ｂ）は、ＦＥ２ＦＲＯＭセ
ルのチャネル方向の断面図を示している。図中２１は例
えばＰ型シリコンからなる半導体基板である。前記基板
表面上にはセルの分離領域であるフィールド絶縁膜２２
が形成され、そのフィールド絶縁膜２２に囲まれるよう
にしてＮ＋型のソース・ドレイン領域２３．２４が形成
され、セル形成部には溝２５が形成されている。前記基
板２１のセル形成部の溝２５内には絶縁膜２６を介して
ポリシリコンからなるフローティングゲート２７が形成
されている。前記フローティングゲート２７上には絶縁
膜２８■を介して、フローティングゲート長の約１／３
をおおうポリシリコンからなるイレーズゲート２９が形
成され、前記フローティングゲート上とイレーズゲート
上には絶縁膜２８２を介してポリシリコンからなるコン
トロールゲート３０が形成されている。
ものである。第１図（ａ）はＦＥ２ＦＲＯＭセルの幅方
向の？面図を示し、第１図（ｂ）は、ＦＥ２ＦＲＯＭセ
ルのチャネル方向の断面図を示している。図中２１は例
えばＰ型シリコンからなる半導体基板である。前記基板
表面上にはセルの分離領域であるフィールド絶縁膜２２
が形成され、そのフィールド絶縁膜２２に囲まれるよう
にしてＮ＋型のソース・ドレイン領域２３．２４が形成
され、セル形成部には溝２５が形成されている。前記基
板２１のセル形成部の溝２５内には絶縁膜２６を介して
ポリシリコンからなるフローティングゲート２７が形成
されている。前記フローティングゲート２７上には絶縁
膜２８■を介して、フローティングゲート長の約１／３
をおおうポリシリコンからなるイレーズゲート２９が形
成され、前記フローティングゲート上とイレーズゲート
上には絶縁膜２８２を介してポリシリコンからなるコン
トロールゲート３０が形成されている。
次に第２図〜第１０図に本発明の一実施例の製造方法を
示す。第２図〜第７図は同実施例のＦＥ２ＦＲＯＭセル
の幅方向の断面図、第８図〜第１０図は同チャネル方向
の断面図である。まず第２図に示すようにＰ型シリコン
基板２１上にフィールド絶縁膜２２を形成し、このフィ
ールド絶縁膜２２間の基板２１に、エッチング（例えば
Ｒｅａｅｔｌｖｅ ｌｏｎ Ｅｔｃｈ１ｎｇ 略して
ＲＩＥ）により溝２５を形成する。前記溝２５を形成後
、チャネルのイオン注入層３１を形成後、溝２５へ第１
の絶縁膜２６を形成（第３図、第８図）し、その後に表
面を平坦化するのに充分な厚さ例えば５．５μ−のポリ
シリコン２７を堆積する。前記の堆積したポリシリコン
２７を、フローティングゲート２７が形威されるまでＲ
ＩＥによりエッチングを行う（第４図）。
示す。第２図〜第７図は同実施例のＦＥ２ＦＲＯＭセル
の幅方向の断面図、第８図〜第１０図は同チャネル方向
の断面図である。まず第２図に示すようにＰ型シリコン
基板２１上にフィールド絶縁膜２２を形成し、このフィ
ールド絶縁膜２２間の基板２１に、エッチング（例えば
Ｒｅａｅｔｌｖｅ ｌｏｎ Ｅｔｃｈ１ｎｇ 略して
ＲＩＥ）により溝２５を形成する。前記溝２５を形成後
、チャネルのイオン注入層３１を形成後、溝２５へ第１
の絶縁膜２６を形成（第３図、第８図）し、その後に表
面を平坦化するのに充分な厚さ例えば５．５μ−のポリ
シリコン２７を堆積する。前記の堆積したポリシリコン
２７を、フローティングゲート２７が形威されるまでＲ
ＩＥによりエッチングを行う（第４図）。
また、第７図へ示す様にポリシリコン２７′を例えば０
．５μ一堆積した後に、表面が平坦化するのに充分な厚
さの例えば６μ一のレジスト３２を堆積し、その後にレ
ジストとポリシリコンが同一エッチングレートのエッチ
ング条件でＲＩＥを行い、フローティングゲート２７を
形成してもよい（第４図、第９図）。
．５μ一堆積した後に、表面が平坦化するのに充分な厚
さの例えば６μ一のレジスト３２を堆積し、その後にレ
ジストとポリシリコンが同一エッチングレートのエッチ
ング条件でＲＩＥを行い、フローティングゲート２７を
形成してもよい（第４図、第９図）。
次に、フローティングゲートが形成された後に、第２の
絶縁膜２８を形成し、ポリシリコンからなるイレーズゲ
ート２９を形成する（第５図）。前記のイレーズゲート
２９を形成した後に、第３の絶縁膜２８。を形成する。
絶縁膜２８を形成し、ポリシリコンからなるイレーズゲ
ート２９を形成する（第５図）。前記のイレーズゲート
２９を形成した後に、第３の絶縁膜２８。を形成する。
前記絶縁膜形成後ポリシリコンからなるコントロールゲ
ート３０を形成する（第６図）。前記コントロールゲー
ト形成後、Ｎ＋型のソース・ドレイン領域２３．２４を
形成する（第１０図）。なお図には示していないが、前
記コントロールゲート３０上には層間絶縁膜が惟積され
、Ｎ＋型のソース・ドレイン及び各ゲートへの電圧供給
のため、コンタクトホールが開孔されており、その上に
例えばアルミニウムからなる金属配線がなされ、電極を
形成している。
ート３０を形成する（第６図）。前記コントロールゲー
ト形成後、Ｎ＋型のソース・ドレイン領域２３．２４を
形成する（第１０図）。なお図には示していないが、前
記コントロールゲート３０上には層間絶縁膜が惟積され
、Ｎ＋型のソース・ドレイン及び各ゲートへの電圧供給
のため、コンタクトホールが開孔されており、その上に
例えばアルミニウムからなる金属配線がなされ、電極を
形成している。
上記実施例によれば、第１図（ａ） ． （ｂ）に示す
様に、フィールド絶縁膜２２の間の溝２５にポリシリコ
ンからなるフローティングゲート２７を形成する為に、
フィールド絶縁膜上には、ポリシリコンからなるイレー
ズゲート２９とコントロールゲート３０の２層構造なの
で、段差が従来構造に比べ小さく４つコントロールゲー
ト上へ金属配線の？えばモリブデンなどを付けた場合、
段切れが発庄しにくいＰＲ２ＦＲＯＭセルを提供するこ
とができた。
様に、フィールド絶縁膜２２の間の溝２５にポリシリコ
ンからなるフローティングゲート２７を形成する為に、
フィールド絶縁膜上には、ポリシリコンからなるイレー
ズゲート２９とコントロールゲート３０の２層構造なの
で、段差が従来構造に比べ小さく４つコントロールゲー
ト上へ金属配線の？えばモリブデンなどを付けた場合、
段切れが発庄しにくいＰＲ２ＦＲＯＭセルを提供するこ
とができた。
【発明の効果コ
以上説明した如く本発明によれば、フローティングゲー
トが溝内に入ったため、イレーズゲート、コントロール
ゲートにより形成される段差が小となり、配線段切れな
どのおそれが少くなり、加工が容易で且つ信頼性の高い
半導体記憶装置が提供できる。
トが溝内に入ったため、イレーズゲート、コントロール
ゲートにより形成される段差が小となり、配線段切れな
どのおそれが少くなり、加工が容易で且つ信頼性の高い
半導体記憶装置が提供できる。
第１図は本発明の一実施例の断面図、第２図〜第１０図
はその製造工程を示す断面図、第１１図は従来装置の断
面図である。 ２１・・・Ｐ型シリコン基板、２２・・・フィールド絶
縁膜、２５・・・溝、２６．２８ ．２８■，２８・
・・ｌ 絶縁膜、２７・・・フローティングゲート、２９・・・
イレーズゲート、３０・・・コントロールゲート。
はその製造工程を示す断面図、第１１図は従来装置の断
面図である。 ２１・・・Ｐ型シリコン基板、２２・・・フィールド絶
縁膜、２５・・・溝、２６．２８ ．２８■，２８・
・・ｌ 絶縁膜、２７・・・フローティングゲート、２９・・・
イレーズゲート、３０・・・コントロールゲート。
Claims (2)
- （１）半導体基板上にポリシリコンからなるイレーズゲ
ートとコントロールゲートを絶縁膜を介して配置したト
ランジスタを具備し、半導体基板内に、電子の注入され
るポリシリコンからなるフローティングゲートがフィー
ルド絶縁膜間の前記基板の溝内に形成され、イレーズゲ
ートとコントロールゲートが絶縁膜を介してフローティ
ングゲートと接している事を特徴とする半導体記憶装置
。 - （２）半導体基板表面上に、隣接するセルの分離領域と
して、フィールド絶縁膜を形成した後、エッチングによ
りフィールド絶縁膜間に溝を形成する第１の工程と、前
記溝内に絶縁膜を形成し溝の深さ以上の厚さのポリシリ
コンを堆積して、前記溝内に堆積されたフローティング
ゲートを構成するポリシリコン以外のポリシリコンをエ
ッチングにより除去する第２の工程と、溝内に堆積され
たポリシリコン上に絶縁膜を形成し、ポリシリコンから
なるイレーズゲートを形成する第３の工程と、前記ポリ
シリコンからなるフローティングゲートとイレーズゲー
ト上に絶縁膜を形成してポリシリコンからなるコントロ
ールゲートを形成する第４の工程とを有することを特徴
とする半導体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1230110A JPH0393276A (ja) | 1989-09-05 | 1989-09-05 | 半導体記憶装置及びその製造方法 |
| EP90117064A EP0416574B1 (en) | 1989-09-05 | 1990-09-05 | E2PROM with a floating gate formed in a semiconductor substrate and method of fabricating the same |
| KR1019900013983A KR930010250B1 (ko) | 1989-09-05 | 1990-09-05 | 반도체 기억장치 및 그 제조방법 |
| DE69017319T DE69017319T2 (de) | 1989-09-05 | 1990-09-05 | E2PROM mit in einem Halbleitersubstrat geformten schwebenden Gate und Herstellungsverfahren. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1230110A JPH0393276A (ja) | 1989-09-05 | 1989-09-05 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0393276A true JPH0393276A (ja) | 1991-04-18 |
Family
ID=16902721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1230110A Pending JPH0393276A (ja) | 1989-09-05 | 1989-09-05 | 半導体記憶装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0416574B1 (ja) |
| JP (1) | JPH0393276A (ja) |
| KR (1) | KR930010250B1 (ja) |
| DE (1) | DE69017319T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10054172A1 (de) * | 2000-11-02 | 2002-05-16 | Infineon Technologies Ag | Halbleiter-Speicherzelle und Verfahren zu deren Herstellung |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3124334B2 (ja) * | 1991-10-03 | 2001-01-15 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| US5355330A (en) * | 1991-08-29 | 1994-10-11 | Hitachi, Ltd. | Capacitive memory having a PN junction writing and tunneling through an insulator of a charge holding electrode |
| US5622881A (en) * | 1994-10-06 | 1997-04-22 | International Business Machines Corporation | Packing density for flash memories |
| US5818082A (en) * | 1996-03-04 | 1998-10-06 | Advanced Micro Devices, Inc. | E2 PROM device having erase gate in oxide isolation region in shallow trench and method of manufacture thereof |
| KR20180007411A (ko) | 2016-07-13 | 2018-01-23 | 두산인프라코어 주식회사 | 엔진 배기 브레이크를 이용한 엑슬 과열 방지 시스템 및 방법 |
| US20190330770A1 (en) * | 2016-12-16 | 2019-10-31 | Kimberly-Clark Worldwide, Inc. | Wet-laid microfibers including polyolefin and thermoplastic starch |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59172270A (ja) * | 1983-03-18 | 1984-09-28 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS61294869A (ja) * | 1985-06-21 | 1986-12-25 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH01143362A (ja) * | 1987-11-30 | 1989-06-05 | Sony Corp | 不揮発性メモリ装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59154071A (ja) * | 1983-02-23 | 1984-09-03 | Toshiba Corp | 半導体装置 |
| JPS6288368A (ja) * | 1985-10-15 | 1987-04-22 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ |
| US4796228A (en) * | 1986-06-02 | 1989-01-03 | Texas Instruments Incorporated | Erasable electrically programmable read only memory cell using trench edge tunnelling |
-
1989
- 1989-09-05 JP JP1230110A patent/JPH0393276A/ja active Pending
-
1990
- 1990-09-05 KR KR1019900013983A patent/KR930010250B1/ko not_active IP Right Cessation
- 1990-09-05 EP EP90117064A patent/EP0416574B1/en not_active Expired - Lifetime
- 1990-09-05 DE DE69017319T patent/DE69017319T2/de not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59172270A (ja) * | 1983-03-18 | 1984-09-28 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS61294869A (ja) * | 1985-06-21 | 1986-12-25 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH01143362A (ja) * | 1987-11-30 | 1989-06-05 | Sony Corp | 不揮発性メモリ装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10054172A1 (de) * | 2000-11-02 | 2002-05-16 | Infineon Technologies Ag | Halbleiter-Speicherzelle und Verfahren zu deren Herstellung |
| DE10054172C2 (de) * | 2000-11-02 | 2002-12-05 | Infineon Technologies Ag | Halbleiter-Speicherzelle mit einer in einem Graben angeordneten Floating-Gate-Elektrode und Verfahren zu deren Herstellung |
| US6940121B2 (en) | 2000-11-02 | 2005-09-06 | Infineon Technology Ag | Semiconductor memory cell |
Also Published As
| Publication number | Publication date |
|---|---|
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| DE69017319D1 (de) | 1995-04-06 |
| KR910007139A (ko) | 1991-04-30 |
| EP0416574B1 (en) | 1995-03-01 |
| DE69017319T2 (de) | 1995-08-03 |
| KR930010250B1 (ko) | 1993-10-15 |
| EP0416574A2 (en) | 1991-03-13 |
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