KR0124648B1 - 플레쉬 이이피롬(eeprom)셀의 구조 및 제조방법 - Google Patents

Abstract

본 발명의 플레쉬 EEPROM셀의 구조는 HSG 측벽을 추가 형성함으로써 프로그램/소거 효율을 높여 저전압 동작이 가능하다.

이와같이 본 발명은 반도체기판상에 일정 간격을 갖고 형성된 소오스 및 드레인영역과, 기판 전면에 형성된 제1절연막과, 상기 소오스 및 드레인영역 사이의 제1절연막상에 형성된 플로팅 게이트용 도전체, 상기 플로팅 게이트용 도전체 측면에 형성된 플로팅 게이트용 HSG 측벽과, 상기 플로팅 게이트용 도전체 및 HSG 측벽의 노출된 표면상에 형성된 제2절연막과, 상기 제2절연막상에 상기 플로팅 게이트용 도전체와 플로팅 게이트용 HSG 측벽을 감싸도록 형성된 콘트롤 게이트용 도전체를 포함하여 이루어지는 플레쉬 EEPROM 셀의 구조이다.

또한, 플레쉬 EEPROM셀의 제조방법은 반도체기판상에 제1절연막과 플로팅 게이트용 도전체를 차례로 형성한 후 상기 플로팅 게이트용 도전체를 채널영역에만 남도록 패터닝하는 공정과, 상기 플로팅 게이트용 도전체를 마스크로 한 불순물 주입으로 기판에 소오스 및 드레인영역을 형성하는 공정과, 상기 플로팅 게이트용 도전체 측면에 플로팅 게이트용 HSG 측벽을 형성하는 공정과, 전면에 제2절연막과 콘트롤 게이트용 도전체를 차례로 형성한 후 상기 플로팅 게이트용 도전체와 플로팅 게이트용 HSG 측벽을 감싸도록 콘트롤 게이트용 도전체를 패터닝하는 공정을 포함하여 이루어짐을 특징으로 한다.

Description

플레쉬 이이피롬(EEPROM)셀의 구조 및 제조방법

제1도는 종래의 제1실시예를 도시한 플레쉬 EEPROM셀의 단면도.

제2도는 종래의 제2실시예를 도시한 플레쉬 EEPROM셀의 단면도.

제3도(a) 내지 (d)는 본 발명의 플레쉬 EEPROM셀의 공정단면도.

* 도면의 주요부분에 대한 부호의 설명

8 : 반도체기판 9 : 소오스영역

10 : 드레인영역 11 : 게이트산화막

12 : 플로팅게이트용 폴리실리콘 13 : HSG측벽

14 : 산화막 15 : 콘트롤 게이트용 폴리실리콘

본 발명은 반도체 디바이스에 관한 것으로, 특히 프로그램/소거 효율을 높이고 이에 따른 속도의 향상 및 저전압 동작에 적당하도록 한 플레쉬 EEPROM셀의 구조 및 제조방법에 관한 것이다.

반도체 디바이스 기술의 발전에 따라 플레쉬 EEPROM셀의 다양화가 가능한데 이중 종래에 사용하던 방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.

우선 제1도는 종래의 제1실시예를 도시한 플레쉬 EEPROM셀의 단면도로써 반도체기판(1)상에 게이트 산화막(4)과 플로팅 게이트용의 폴리실리콘을 차례로 증착한 후 포토 에칭공정으로 채널영역에만 남도록 게이트 산화막(4)과 폴리실리콘을 패터닝하여 폴리실리콘으로 이루어진 플로팅 게이트(5)를 형성한다.

그리고 상기 플로팅 게이트(5)를 마스크로 하여 고농도 n형 이온을 주입함으로써 소오스 및 드레인영역(2, 3)을 형성한다.

이어서 전면에 열처리 공정을 통해 절연용의 산화막(6)을 형성하고 산화막(6)상에 콘트롤 게이트용의 폴리실리콘을 증착한 후 포토-에칭공정으로 상기 플로팅 게이트(5)상에만 남도록 산화막(6)과 폴리실리콘을 패터닝하여 실리콘으로 이루어진 컨트롤 게이트(7)를 형성함으로써 심플 스택 게이트(Simple Stack Gate)구조를 갖는 플레쉬 EEPROM셀을 완성한다.

그리고, 심플 스택 게이트 구조를 갖는 플레쉬 EEPROM셀의 프로그램/소거 방식에서 프로그램 방식은 드레인/게이트에 전압을 인가하여 채널 핫 일렉트론 인젝션(Channel Hot Electron Injection)방식으로 행해지며 소거 방식은 소오스에 (＋)전압을, 게이트에 그라운드(Ground)를 인가하여 플로팅 게이트로부터 소오스 F-N 터널링을 통하여 이루어진다.

이어서 제2도는 종래의 제2실시예를 도시한 플레쉬 EEPROM셀의 단면도로써 반도체기판(1)상에 게이트 산화막(4)과 플로팅 게이트용의 폴리실리콘을 차례로 증착하고 포토-에칭공정으로 채널영역의 일부분에 남도록 상기 게이트 산화막(4)과 폴리실리콘을 패터닝하여 폴리실리콘으로 이루어진 플로팅 게이트(5)를 형성한다.

그리고, 상기 플로팅 게이트(5)를 마스크로 하여 고농도 n형 이온을 주입하여 소오스 및 드레인영역(2, 3)을 형성한다.

이어서 전면에 열처리 공정으로 절연용의 산화막(6)을 형성하고 산화막(6)상에 폴리실리콘을 증착하여 콘트롤 게이트(7)를 형성함으로써 스프리트 게이트(Split Gate)구조를 갖는 플레쉬 EEPROM셀을 완성한다.

그리고, 스프리트 게이트 구조를 갖는 플레쉬 EEPROM셀의 프로그램/소거 방식에서 프로그램 방식은 심플 스택 게이트 구조의 플레쉬 EEPROM셀의 방식과 같지만 소거 방식은 드레인과 플로팅 게이트안의 F-N 터널링을 통해 이루어진다.

또한, 도면에는 도시하지 않았지만, 트리플 폴리(Triple Poly) 구조를 갖는 플레쉬 EEPROM셀의 프로그램/소거 방식에서 프로그램 방식은 심플 스택 게이트와 스프리트 게이트의 방식과 같지만 소거방식은 3번째 폴리실리콘층의 소거 게이트에 전압을 인가하여 플로팅 게이트와 소거 게이트간의 F-N 터널링을 통해 이루어진다.

이상에서 상술한 종래 기술의 제1, 제2실시예인 플레쉬 EEPROM셀은 소오스 및 드레인 영역으로 소거를 해야 하는 관계로 소오스 및 드레인 영역에 높은 전압을 인가해야 하기에 접합 브레이크 다운의 신뢰성 감소와 게이트 산화막의 질(Quality)이 저하되고 또한, 트리플 폴리구조를 갖는 플레쉬 EEPROM셀에서도 소거 효율이 낮아 게이트에 높은 전압을 가해야 하기에 저전압 동작을 요하는 플레쉬 EEPROM의 특성에 역행시 되는 문제점이 있었다.

이와같은 문제점을 해결하기 위하여 안출한 것으로, 플로팅 게이트 측면에 HSG(Hemi Scherical Grain) 측벽을 형성함으로써 플로팅/콘트롤 게이트간에 전장(Electric Field)이 형성되고 이로써 프로그램/소거 효율이 증가하여 저전압 동작이 가능하며 접합 브레이크 다운과 게이트 산화막의 신뢰성을 한단계 높인 플레쉬 EEPROM셀을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 플레쉬 EEPROM셀의 구조는 반도체기판상에 일정 간격을 갖고 형성된 소오스 및 드레인영역과, 기판 전면에 형성된 제1절연막과, 상기 소오스 및 드레인 영역사이의 제1절연막상에 형성된 플로팅 게이트용 도전체, 상기 플로팅 게이트용 도전체 측면에 형성된 플로팅 게이트용 HSG 측벽과, 상기 플로팅 게이트용 도전체 및 HSG 측벽의 노출된 표면상에 형성된 제2절연막과, 상기 제2절연막상에 상기 플로팅 게이트용 도전체와 플로팅 게이트용 HSG 측벽을 감싸도록 형성된 콘트롤 게이트용 도전체를 포함하여 이루어짐을 특징으로 한다.

또한, 플레쉬 EEPROM셀의 제조방법은 반도체기판상에 제1절연막과 플로팅 게이트용 도전체를 차례로 형성한 후 상기 플로팅 게이트용 도전체를 채널영역에만 남도록 패터닝하는 공정과, 상기 플로팅 게이트용 도전체를 마스크로 한 불순물 주입으로 기판에 소오스 및 드레인영역을 형성하는 공정과, 상기 플로팅 게이트용 도전체 측면에 플로팅 게이트용 HSG 측벽을 형성하는 공정과, 전면에 제2절연막과 콘트롤 게이트용 도전체를 차례로 형성한 후 상기 플로팅 게이트용 도전체와 플로팅 게이트용 HSG 측벽을 감싸도록 콘트롤 게이트용 도전체를 패터닝하는 공정을 포함하여 이루어짐을 특징으로 한다.

이하, 첨부된 제3도를 참조하여 본 발명의 플레쉬 EEPROM셀의 구조 및 제조방법을 설명하면 다음과 같다.

제3도(a) 내지 (d)는 본 발명의 플레쉬 EEPROM셀의 공정단면도를 나타낸 것으로 제조방법은 다음과 같다.

우선, 제3도(a)에 도시한 바와같이 반도체기판(8)상에 게이트 산화막(11)과 플로팅 게이트용 폴리실리콘(12)을 차례로 증착하고 상기 플로팅 게이트용 폴리실리콘(12)을 포토-에칭공정으로 채널영역에만 남도록 패터닝한다.

그리고 상기 플로팅 게이트용 폴리실리콘(12)을 마스크로 하여 저농도 n형 이온을 주입하여 소오스 및 드레인영역(9, 10)을 형성한다.

이어서 제3도(b)에 도시한 바와 같이 전면에 HSG를 증착한 후 에치백하여 상기 플로팅 게이트용 폴리실리콘(12) 측면에 HSG 측벽(13)을 형성한다.

다음에 제3도(c)에 도시한 바와같이 전면에 절연용의 산화막(14)과 콘트롤 게이트용 폴리실리콘(15)을 증착한 후 마스크를 이용한 포토 에칭공정으로 상기 산화막(14)과 콘트롤 게이트용 폴리실리콘(15)을 선택적으로 제거하여 콘트롤 게이트용 폴리실리콘(15)을 형성한다.

이어서 제3도(d)에 도시한 바와같이 상기 콘트롤 게이트용 폴리실리콘(15)을 마스크로 이용하여 고농도 n형 이온을 주입함으로써 본 발명의 플레쉬 EEPROM셀을 완성한다.

이와같은 제조방법에 따라 형성되는 플레쉬 EEPROM셀의 구조는 제3도(d)에서와 같이 반도체기판(8)상에 일정 간격을 갖고 선택적 불순물 이온주입으로 소오스 및 드레인영역(9, 10)이 형성되고, 기판 전면에 게이트 산화막(11)이 형성되며, 상기 소오스와 드레인영역(9, 10)사이의 채널영역 상측의 게이트 산화막(11)상에 플로팅 게이트용 폴리실리콘(12)이 형성되고, 플로팅 게이트용 폴리실리콘(12) 측면에 프로그램/소거 효율을 높여주는 HSG 측벽(13)이 형성되며, 상기 플로팅 게이트용 폴리실리콘(12)과 HSG 측벽(13)의 둘레에 절연용의 산화막(14)이 형성되며, 산화막(14) 위에 상기 플로팅 게이트용 폴리실리콘(12)과 HSG 측벽(13)을 감싸도록 형성된 콘트롤 게이트용 폴리실리콘(15)으로 이루어진 구조를 갖는다.

여기서 HSG 측벽(13)도 플로팅 게이트이다.

상기와 같은 본 발명의 플레쉬 EEPROM은 HSG 측벽의 형성으로 플로팅 게이트용 폴리실리콘과 콘트롤 게이트용 폴리실리콘 사이에 전장이 형성되어 소거 효율이 증가하고 이로 인해 접합 브레이크 다운과 게이트 산화막의 신뢰성을 개선하며, 또한 HSG 측벽의 형성으로 플로팅 게이트용 폴리실리콘과 콘트롤 게이트용 폴리실리콘 사이의 영역이 확대됨에 따라 높은 커패시턴스 커플링(Capacitance Coupling)효과로 인하여 프로그램 효율이 증가함으로써 저전압 동작을 요하는 플레쉬 EEPROM셀에 상당한 효과가 있다.

Claims (4)

1. 반도체기판상에 일정 간격을 갖고 형성된 소오스 및 드레인영역과, 기판 전면에 형성된 제1절연막과, 상기 소오스 및 드레인영역 사이의 제1절연막상에 형성된 플로팅 게이트용 도전체, 상기 플로팅 게이트용 도전체 측면에 형성된 플로팅 게이트용 HSG 측벽과, 상기 플로팅 게이트용 도전체 및 HSG 측벽의 노출된 표면상에 형성된 제2절연막과, 상기 제2절연막상에 상기 플로팅 게이트용 도전체와 플로팅 게이트용 HSG 측벽을 감싸도록 형성된 콘트롤 게이트용 도전체를 포함하여 이루어짐을 특징으로 하는 EEPROM셀의 구조.
2. 반도체기판사에 제1절연막과 플로팅게이트용 도전체를 차례로 혀어성한 후 상기 플로팅 게이트용 도전체를 채널영역에만 남도록 패너팅하는 공정과, 상기 플로팅 게이트용 도천체를 마스크로 한 불순물 주입으로 기판에 소오스 및 드레인 영역을 형성하는 공정과 , 상기 플로팅 게이트용 도전체 측면에 플로팅 게이트용HSG 측벽을 형성하는 공정과, 전면에 제2절연막과 콘트롤 게이트용 도전체를 차례로 형성한 후 상기 플로팅 게이트용 도전체와 플로팅 게이트용 HSG 측벽을 감싸도록 콘트롤 게이트용 도전체를 패터닝하는 공정을 호람하여 이루어짐을 특징으로 하는 플레쉬 EEPROM셀의 제조방법
3. 제2항에 있어서, 상기 제1, 제2절연막은 산화막으로 형성함을 특징으로 하는 플레쉬 EEPROM셀의 제조방법.
4. 제2항에 있어서, 상기 플로팅 게이트용 도전체와 콘트롤 게이트용 도전체는 폴리실리콘으로 형성함을 특징으로 하는 플레쉬 EEPROM셀의 제조방법.