KR100267768B1 - 비휘발성 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 기판상에 일정한 간격을 갖는 제 1 절연막 패턴을 형성하는 단계와, 상기 제 1 절연막 패턴을 양측면에 제 2 절연막 측벽을 형성하는 단계와, 상기 반도체 기판의 표면에 터널링 산화막을 형성하는 단계와, 상기 반도체 기판의 전면에 제 1 전도층을 증착한 후 선택적으로 제거하여 일정한 간격을 갖는 플로팅 게이트 라인을 형성하는 단계와, 상기 플로팅 게이트 라인을 포함한 반도체 기판의 전면에 제 3 절연막과 제 2 전도층을 증착하는 단계와, 상기 제 2 전도층과 제 3 절연막과 플로팅 게이트 라인과 터널링 산화막을 차례로 에치백하여 상기 제 1 절연막 패턴의 양측에 콘트롤 게이트 라인과 층간 절연막과 플로팅 게이트를 형성하는 단계와, 그리고 상기 제 1 절연막 패턴을 선택적으로 제거하여 셀을 격리시키는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 비휘발성 메모리 소자에 관한 것으로, 특히 초고집적 및 저전압 동작에 적당한 비휘발성 메모리 소자의 제조방법에 관한 것이다.
잘 알려진 바와같이, 전기적으로 프로그램이 가능한 EPROM(Electrical Programming Read Only Memory), EEPROM(Electrical Erasable Programming Read Only Memory) 및 플래쉬 메모리들을 비휘발성 메모리라고 한다.
이하, 첨부된 도면을 참고하여 종래의 비휘발성 메모리 소자를 설명하면 다음과 같다.
제1도는 종래 비휘발성 메모리 셀을 나타낸 평면도이다.
제1도에 도시된 바와같이, 소오스(1)와 드레인(2) 및 채널영역(3)을 포함하는 액티브 영역(4)이 먼저 형성되고, 플로팅 게이트(Floating Gate)(5)가 소오스(1)와 드레인(2)사이에 형성된다.
즉, 상기 플로팅 게이트(5)의 양측에지 부분들은 소오스(1)와 드레인(2)의 일부분과 중첩된다.
그리고 콘트롤 게이트(Control Gate)(6)는 액티브 영역(4)과 직교되게(Orthogonally) 플로팅 게이트(5) 상측에 형성된다.
한편, 상기 소오스(1)와 드레인(2), 채널 영역(3) 및 플로팅 게이트(6)는 하나의 MOS 트랜지스터를 구성한다.
제2a도는 제1도의 I-I'선에 따른 단면도를 나타낸 것이다.
제2a도에 도시된 바와같이 P형 반도체 기판(7)의 표면내에서 소오스(1)와 드레인(2)이 일정간격을 두고 형성되고, 소오스(1)와 드레인(2) 사이에 위치된 P형 반도체 기판(7)은 채널영역(3)이 된다.
게이트 절연막(8)은 P형 반도체 기판(7)의 표면상에서 소오스(1)와 드레인(2)에 걸쳐 형성되고, 게이트 절연막(8)상에는 플로팅 게이트(5)와 절연막(9) 및 콘트롤 게이트(6)가 차례로 형성된다.
제2b도는 제1도의 II-II'선에 따른 단면도를 나타낸 것이다.
제2b도에 도시된 바와같이 P형 반도체 기판(7)의 표면내에는 각 비휘발성 메모리 셀마다 인접하는 셀들과의 전기적 격리를 위한 두 채널스톱 영역(10a, 10b)들이 형성된다.
여기서 상기 채널스톱 영역(10a, 10b)들 사이에 해당하는 P형 반도체 기판(7)의 영역은 액티브 영역(4)의 폭으로 정의된다.
게이트 절연막(8)은 P형 반도체 기판(7)의 표면상에서 채널스톱 영역(10a, 10b)들 사이에 걸쳐서 형성되고, 게이트 절연막(8)상에는 플로팅 게이트(5)와 절연막(9) 및 콘트롤 게이트(6)가 차례로 형성된다.
제2a도와 제2b도에서와 같이, 전계효과 트랜지스터(Field Effect Transistor)의 게이트 전극인 플로팅 게이트(5)가 콘트롤 게이트(6)와 중첩되는 구조로 형성된다.
여기서 상기 플로팅 게이트(5)는 트랜지스터의 소오스(1), 드레인(2) 및 채널영역(3)과 얇은 게이트 절연막(8)에 의해 전기적으로 격리된다.
그리고 상기 콘트롤 게이트(6)는 플로팅 게이트(5)의 상측에 위치되며, 절연막(9)에 의해 플로팅 게이트(5)는 물론 트랜지스터의 소오스(1), 드레인(2) 및 채널영역(3)과 전기적으로 격리된다.
한편, 상기 콘트롤 게이트(6)는 절연막(9)을 통해 플로팅 게이트(5)와 함께 커패시터를 형성한다.
여기서 트랜지스터의 문턱전압 (VT)는 플로팅 게이트(5)에 저장되어 있는 전하의 양에 따라서 조절된다.
상기와 같이 구성된 종래의 비휘발성 메모리 셀의 동작을 설명하면 다음과 같다.
먼저, 트랜지스터의 문턱전압(VT)은 셀의 프로그램/소거(Erase) 동작에 의해서 채널영역(3)으로부터 얇은 게이트 절연막(6)을 통해 플로팅 게이트(5)에 주입되는 전하의 양에 의하여 두 상태중 하나의 상태로 프로그램 된다.
이어, 상기 트랜지스터에 프로그램된 문턱전압 (VT)의 상태는 소오스(1), 드레인(2) 및 콘트롤 게이트(6)에 적절한 전압들을 인가한 조건에서 트랜지스터에 흐르는 전류의 레벨(Level)을 검출(Measuring)하는 것에 의해 리드(Read)된다.
다시 말해서, 트랜지스터에 흐르는 전류의 레벨은 콘트롤 게이트(6)에 의해 선택된 셀의 트랜지스터가 "ON"상태로 프로그램 되어 있는지 또는 "OFF"상태로 되어 있는지를 알려준다.
즉, 리드동작에서 트랜지스터는 논리적으로 "0" 또는 "1"을 리드하고, 전기적으로는 "ON" 또는 "OFF" 상태로 동작한다.
종래 EPROM은 자외선 쪼임으로써 프로그램된 상태를 소거하였으나, 최초의 EEPROM이나 플래쉬 메모리들은 플로팅 게이트에 축적된 전하인 얇은 게이트 절연막을 통하여 이전(Transfer)시킴으로써 전기적으로 소거동작을 수행한다.
그러나 상기와 같은 종래의 비휘발성 메모리 소자에 있어서 다음과 같은 문제점이 있었다.
첫째, 소자가 집적화됨에 따라 채널길이가 작아지면서 고도의 노광기술을 필요로 하기 때문에 공정이 복잡하고 어렵다.
둘째, 셀 영역에 LOCOS 공정을 사용함으로써 버즈-빅(Bird's Beak)에 의해 얕은 게이트 절연막의 데미지에 의해 소거시 불균일이 발생한다.
셋째, 커플링 비를 증가시키기 위해 절연막을 두께를 줄임으로써 고전계에서의 비휘발성 메모리 소자의 신뢰성이 크게 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 채널영역을 측벽의 하부에 형성함으로써 미세한 채널길이(0.2㎛이하)를 형성하기 위한 특별한 노광기술을 필요로 하지 않고, 저전압에서 동작이 용이하도록 커플링 비를 측벽의 높이를 조절할 수 있도록 한 비휘발성 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
제1도는 종래의 비휘발성 메모리 소자를 나타낸 평면도.
제2a도는 제1도의 I-I' 선에 따른 종래의 비휘발성 메모리 소자의 구조단면도.
제2b도는 제1도의 II-II' 선에 따른 종래의 비휘발성 메모리 소자의 구조단면도.
제3a도 내지 제3e도는 본 발명에 의한 비휘발성 메모리 소자의 제조방법을 나타낸 공정단면도.
제4a도와 제4b도는 제3e도의 A 영역과 B 영역에 대한 상세도.
* 도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 산화막 패턴
23a : 질화막 측벽 24 : 터널링 산화막
25b : 플로팅 게이트 26 : 층간 절연막
27 : 콘트롤 게이트 라인 28 : LDD 영역
29 : 소오스/드레인 불순물 영역
상기와 같은 목적을 달성하기 위한 본 발명에 의한 비휘발성 메모리 소자의 제조방법은 반도체 기판상에 일정한 간격을 갖는 제 1 절연막 패턴을 형성하는 단계와, 상기 제 1 절연막 패턴을 양측면에 제 2 절연막 측벽을 형성하는 단계와, 상기 반도체 기판의 표면에 터널링 산화막을 형성하는 단계와, 상기 반도체 기판의 전면에 제 1 전도층을 증착한 후 선택적으로 제거하여 일정한 간격을 갖는 플로팅 게이트 라인을 형성하는 단계와, 상기 플로팅 게이트 라인을 포함한 반도체 기판의 전면에 제 3 절연막과 제 2 전도층을 증착하는 단계와, 상기 제 2 전도층과 제 3 절연막과 플로팅 게이트 라인과 터널링 산화막을 차례로 에치백하여 상기 제 1 절연막 패턴의 양측에 콘트롤 게이트 라인과 층간 절연막과 플로팅 게이트를 형성하는 단계와, 그리고 상기 제 1 절연막 패턴을 선택적으로 제거하여 셀을 격리시키는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 비휘발성 메모리 소자의 제조방법을 상세히 설명하면 다음과 같다.
제3a도 내지 제3e도는 본 발명에 의한 비휘발성 메모리 소자의 제조방법을 나타낸 공정단면도이다.
제3a도에 도시한 바와 같이 반도체 기판(21)상에 CVD(Chemical Vapor Deposition)법으로 산화막을 증착하고, 상기 산화막을 사진석판술 및 식각공정으로 선택적으로 제거하여 산화막 패턴(22)을 형성한다.
여기서 상기 산화막은 원하는 채널길이 및 커플링 비에 맞도록 두께를 조절하여 증착한다.
이어, 상기 산화막 패턴(22)을 포함한 반도체 기판(21)의 전면에 100Å이하의 두께로 질화막(23)을 증착한다.
제3b도에 도시한 바와같이 상기 질화막(23)을 에치백(Etch Back)하여 상기 산화막 패턴(22)의 양측면에 질화막 측벽(Side Wall)(23a)을 형성한다.
이어, 상기 질화막 측벽(23a) 및 산화막 패턴(22)을 마스크로 이용하여 상기 반도체 기판(21)을 산화시키어 반도체 기판(21)의 표면에 100Å 이하의 두께로 터널링 산화막(24)을 형성한다.
그리고 상기 터널링 산화막(24)을 포함한 반도체 기판(21)의 전면에 플로팅 게이트용 제 1 폴리 실리콘층(25)을 증착한다.
제3c도에 도시한 바와같이 상기 제 1 폴리 실리콘층(25) 및 질화막 측벽(23a)을 포토 에칭(Photo Etching)하여 일정한 간격을 갖는 플로팅 게이트 라인(25a)을 형성한다.
제3d도에 도시한 바와같이 상기 플로팅 게이트 라인(25a)을 포함한 반도체 기판(21)의 전면에 절연막과 콘트롤 게이트용 제 2 폴리 실리콘층을 차례로 증착한다.
여기서 상기 절연막은 유전체로서 실리콘 산화막(SiO2) 보다 유효 유전상수가 큰 적층구조의 유전층들을 사용한다.
그러한 적층구조의 유전층으로서는 실리콘 산화막(SiO2)/질화막(Nitride)/실리콘 산화막(SiO2)(ONO)이나 질화막/실리콘 산화막(SiO2)(NO) 등을 사용한다.
이어, 상기 플로팅 게이트 라인(25a), 절연막 및 제 2 폴리 실리콘층으로 적층된 층을 상기 제 2 폴리 실리콘층, 절연막, 플로팅 게이트 라인(25a), 터널링 산화막(24)을 차례로 에치백하여 상기 산화막 패턴(22)의 양측에 스택 셀(Stack Cell) 형태의 콘트롤 게이트 라인(27)과 층간 절연막(26) 그리고 플로팅 게이트(25b)를 형성한다.
그리고 상기 산화막 패턴(22)과 콘트롤 게이트 라인(27)과 절연막(26)과 플로팅 게이트(25b)를 마스크로 이용하여 상기 반도체 기판(21)의 전면에 저농도 n형 불순물 이온을 주입하여 반도체 기판(21)의 표면내에 LDD(Lightly Doped Drain) 영역(28)을 형성한다.
제3e도에 도시한 바와같이 각 셀의 드레인(Drain) 영역을 형성하기 위하여 포토레지스트를 이용한 마스크 패턴층(도면에는 도시하지 않음)을 형성한다.
이어, 상기 마스크 패턴층을 마스크로 이용하여 상기 산화막 패턴(22)을 선택적으로 습식식각(Wet Etch)하여 상기 산화막 패턴(22)이 복수개의 체크 패턴 형태가 되도록 한다. 이때 소오스 영역은 마스크 패턴층으로 보호한다.
여기서 상기 잔존하는 산화막 패턴(22)은 셀을 격리시키는 소자 격리막을 역할을 한다.
한편, 상기 습식식각시 터널링 산화막(24)은 질화막 측벽(23)에 의해 감싸져 있으므로 불순물의 영향을 받지 않는다.
그리고 상기 마스크 패턴층을 마스크로 이용하여 반도체 기판(21)의 전면에 소오스/드레인용 불순물 이온을 주입하여 반도체 기판(21)의 표면내에 소오스/드레인 불순물 영역(29)을 형성한다.
여기서 미설명 부호 A 영역과 B 영역을 상세하게 제4a도와 제4b도에 도시하였다.
이후 공정은 도면에 도시하지 않았지만 반도체 기판의 전면에 층간 절연막으로 HLD나 BPSG층을 증착하고, 상기 소오스/드레인 불순물 영역의 표면이 노출되도록 층간 절연막을 선택적으로 제거하여 콘택홀을 형성한다.
이어, 상기 콘택홀을 포함한 반도체 기판의 전면에 플러그용 텅스텐막을 증착하고, 상기 텅스텐막을 에치백하여 상기 콘택홀 내부에 플로그를 형성한다.
이어, 상기 플러그를 포함한 반도체 기판의 전면에 금속배선용 금속층을 증착하고, 상기 금속층을 선택적으로 디파인하여 금속배선을 형성한다.
이상에서 설명한 바와같이 본 발명에 의한 비휘발성 메모리 소자의 제조방법에 있어서 다음과 같은 효과가 있다.
첫째, 커플링 비를 측벽의 높이를 조절하여 가변시킬 수 있으므로 저전압용 고속동작에 적합하다.
둘째, 셀 영역을 LOCOS 공정을 사용하지 않으므로 버즈-빅에 의한 문제를 제거함으로써 게이트 절연막의 신뢰성을 확보하여 소거시 불균일을 방지할 수 있다.
셋째, 측벽을 이용함으로 각 층이 설프-얼라인(Self-align)됨으로써 공정 및 셀 사이즈를 축소할 수 있다.
Claims (4)
- 반도체 기판상에 일정한 간격을 갖는 제 1 절연막 패턴을 형성하는 단계;상기 제 1 절연막 패턴을 양측면에 제 2 절연막 측벽을 형성하는 단계;상기 반도체 기판의 표면에 터널링 산화막을 형성하는 단계;상기 반도체 기판의 전면에 제 1 전도층을 증착한 후 선택적으로 제거하여 일정한 간격을 갖는 플로팅 게이트 라인을 형성하는 단계;상기 플로팅 게이트 라인을 포함한 반도체 기판의 전면에 제 3 절연막과 제 2 전도층을 증착하는 단계;상기 제 2 전도층과 제 3 절연막과 플로팅 게이트 라인과 터널링 산화막을 차례로 에치백하여 상기 제 1 절연막 패턴의 양측에 콘트롤 게이트 라인과 층간 절연막과 플로팅 게이트를 형성하는 단계; 그리고상기 제 1 절연막 패턴을 선택적으로 제거하여 셀을 격리시키는 단계를 포함하여 형성함을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 절연막 패턴의 두께를 조절함으로써 채널길이 및 커플링 비를 가변시키는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 제 2 절연막 측벽은 질화막으로써 상기 제 1 절연막 패턴을 선택적으로 제거할 때 터널링 산화막을 보호하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 제 3 절연막은 유전층으로서 실리콘 산화막/질화막/실리콘 산화막이나 질화막/실리콘 산화막 등을 사용하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
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