KR100384863B1 - 반도체 메모리 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 전력소비가 적고 고집적화에 유리한 플래쉬 메모리를 구현하기 위한 것으로, SOI웨이퍼와, 상기 SOI상에 터널산화막을 개재하여 형성된 불순물이 도핑되지 않은 폴리실리콘으로 이루어진 플로팅게이트, 상기 플로팅게이트상에 층간절연막을 개재하여 형성된 컨트롤게이트, 및 상기 플로팅게이트 및 컨트롤게이트 양단의 상기 SOI웨이퍼 부위에 각각 형성된 소오스 및 드레인으로 이루어지는 플래쉬 메모리셀을 제공한다.
Description
본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 전력소비가 적고 고집적화에 유리한 플래쉬 메모리(Flash memory)구조 및 이의 제조방법에 관한 것이다.
플래쉬 메모리는 채널 열전자 주입(channel hot electron injection)에 의해 프로그램되고, F-N터널링(Fowler-Nordheim tunneling)에 의해 소거(erase)가 이루어지는 메모리소자이다. 종래의 플래쉬 메모리셀 구조를 제1도에 단면도로 나타내었다. 즉, P-웰이 형성된 반도체기판(11)상에 터널산화막(12)이 형성되고, 이위에 플로팅게이트(13)와 절연층(14) 및 컨트롤게이트(15)가 차례로 형성되며, 이 게이트 양단의 기판부위애 n+소오스(16)와 n+드레인(17)이 각각 형성되고, 이 n+소오스(16)와 n+드레인(17)을 각각 n-영역(18)과 p+영역(19)이 감싸고 있는 구조로 되어 있다. 상기 플로팅게이트(13) 및 컨트롤게이트(15)는 각각 n형 불순물이 고농도로 도핑된 폴리실리콘으로 이루어진다.
이와 같은 구조를 갖는 종래의 플래쉬 메모리에 있어서는 소오스측의 F-N터널링에 의한 소거와 드레인측의 전자주입에 의한 프로그램을 위해서는 높은 전력 및 높은 공급 전압이 필요하다는 단점이 있으며, 이에 따라 숏채널화가 수반되는 고집적화를 이루기 힘든 문제가 있다.
본 발명은 이와 같은 문제를 해결하기 위한 것으로, 고집적화가 가능하고 3V에서의 동작이 가능한 플래쉬 메모리셀 구조 및 이의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치는 SOI웨이퍼와, 상기 SOI웨이퍼상에 터널산화막을 개재하여 형성된 불순물이 도핑되지 않은 폴리실리콘으로 이루어진 플로팅게이트, 상기 플로팅게이트상에 층간절연막을 개재하여 형성된 컨트롤게이트, 및 상기 플로팅게이트 및 컨트롤게이트 양단의 상기 SOI웨이퍼 부위에 각각 형성된 소오스 및 드레인을 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치 제조방법은 SOI웨이퍼상에 터널산화막을 형성하는 단계와, 상기 터널산화막 상부에 불순물이 도핑되지 않은 반도체층을 형성하는 단계, 상기 불순물이 도핑되지 않은 반도체층상에 층간절연막을 형성하는 단계, 상기 층간절연막상에 도전층을 형성하는 단계, 상기 도전층과 층간절연막 및 불순물이 도핑되지 않은 반도체층을 소정패턴으로 패터닝하여 상기 도핑되지 않은 반도체층으로 이루어진 플로팅게이트 및 상기 도전층으로 이루어진 컨트롤게이트를 각각 형성하는 단계, 및 상기 플로팅 게이트 및 컨트롤게이트 양단의 상기 SOI웨이퍼 부위에 소오스 및 드레인을 각각 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
본 발명에 의한 플래쉬 메모리구조는 종래와 같이 고농도로 도핑된 플로팅게이트에 의한 전자의 출입에 의한 프로그램 및 소거가 이루어지는 것이 아니라, 불순물이 도핑되지 않은(non-doped) 플로팅게이트를 구성하여 전자의 출입에 의해 프로그램 및 소거가 이루어지도록 한 것이다. 또한, 기판으로서 래치업(latch-up) 및 낮은 동작전압등의 특성이 우수한 SOI(silicon on isulator) 웨이퍼를 사용한다.
제2도에 본 발명에 의한 플래쉬 메모리셀의 단면구조를 도시하였다. 본 발명에 의한 플래쉬 메모리셀은 그 상부에 매립 산화막(buried oxide)(2)이 형성된 실리론기판(1)상에 SOI층(3)이 형성되고, 이위에 터널산화막(4)을 개재하여 플로팅게이트(5A)와 층간절연막(6A) 및 컨트롤게이트(7A)로 이루어진 적층구조의 게이트가 형성되고, 이 적층구조의 게이트 양단의 SOI층(3)부위에 소오스(9) 및 드레인(10)이 형성된 구조로 되어 있다. 이때, 상기 플로팅게이트는 도핑되지 않은 폴리실리콘으로 형성되며, 컨트롤게이트는 도핑된 폴리실리콘으로 형성된다. 이와 같이 플로팅게이트를 도핑되지 않은 폴리실리콘으로 형성함으로써 전력소비를 낮출 수 있고, 낮은 전압에서의 동작을 가능하게 할 수 있으며, 이에 따라 채널길이를 줄일 수 있어 고집적화를 이룰 수 있게 된다. 또한, 기판으로서 SOI를 이용하므로 SOI의 우수한 특성들의 효과를 얻을 수 있다.
다음에 제3A도 내지 제3D도에 본 발명에 의한 플래쉬 메모리셀 제조 방법을 공정순서에 따라 도시하였다.
먼저, 제3A도에 도시된 바와 같이 반도체기판(1)상에 매몰 산화막(buried oxide)(2)을 형성하고, 이위에 SOI층(3)을 형성한 후, 소자격리공정(도시하지 않음)을 실시한다.
이어서 제3B도에 도시된 바와 같이 상기 SOI층(3)상에 터널산화막(4)을 100-200Å 두께로 성장시키고, 이위에 비정질실리콘(5)을 증착한 후 600±50℃ 온도로어닐링을 행하여 비정질실리콘을 재결정화시킨다. 이어서 상기 재결정화된 비정질실리콘층(5)상에 층간절연막(6)으로서, 예컨대 ONO(oxide/nitride/oxide)막을 형성하고, 이위에 도핑된 폴리실리콘층(7)을 형성한 후, 게이트전극 형성을 위한 마스크패턴으로서, 소정의 포토레지스트패턴(8)을 형성한다.
다음에 제3C도에 도시된 바와 같이 상기 포토레지스트패턴(8)을 마스크로 하여 상기 도핑된 폴리실리콘층(7)과 층간절연막(6) 및 재결정화된 비정질실리콘층(5)을 식각한 후, 상기 포토레지스트 패턴을 제거함으로써 재결정화된 비정질실리콘으로 이루어진 플로팅게이트(5A) 및 도핑된 폴리실리콘으로 이루어진 컨트롤게이트(7A)와 이들 게이트 사이의 층간절연막(6A)을 형성한다. 이어서 n+이온을 주입하고 어닐링을 실시하여 제3D도에 도시된 바와 같이 상기 게이트 양단의 SOI층(3)부위에 n+소오스 및 드레인(9,10)을 각각 형성함으로써 플래쉬 메모리셀을 완성한다.
이와 같이 본 발명은 얇은 두께의 도핑되지 않은 폴리실리콘으로 플래쉬 메모리셀의 플로팅게이트를 형성함으로써 소비전력이 적고 낮은 전압에서 동작이 가능하여 고집적화에 유리한 플래쉬 메모리셀의 실현을 가능하게 한다.
제4도 및 제5도는 본 발명에 의한 플래쉬 메모리셀의 프로그램 상태(제4도)와 소거상태(제5도)를 도시한 것으로, 이때, 프로그램이나 소거는 소오스 또는 드레인중 어느쪽에서도 발생할 수 있는 대칭구조로 형성된다. 제4도에 도시된 바와 같이 프로그램시에는 전자가 플로팅게이트에 주입되어 적층형 게이트구조를 갖는트랜지스터에 있어서의 문턱전압이 내려가며, 제5도에 도시된 바와 같이 소거시에는 플로팅게이트로부터 전자가 빠져나가 문턱전압이 올라가게 된다.
이상 상술한 바와 같이 본 발명에 의하면, 메모리셀 크기를 감소시킬 수 있어 고집적화가 가능하게 되며, 소비전력이 감소되고 SOI웨이퍼를 사용함으로써 우수한 특성의 소자를 형성할 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
제1도는 종래의 플래쉬 메모리셀 단면구조도이고,
제2도는 본 발명에 의한 플래쉬 메모리셀 단면구조도이고,
제3도는 본 발명에 의한 플래쉬 메모리셀 제조방법을 도시한 공정순서도이고,
제4도는 본 발명에 의한 플래쉬 메모리셀이 프로그램된 상태를 도시한 것이고,
제5도는 본 발명에 의한 플래쉬 메모리셀이 소거된 상태를 도시한 것이다.
*도면의 주요부분에 대한 부호의 설명*
1.반도체기판 2.매립 산화막
3.SOI층 4.터널산화막
5.불순물이 도핑되지 않음 폴리실리콘층
5A.플로팅게이트 6.층간절연막
7.도핑된 폴리실리콘층 7A.컨트롤게이트
8.포토레지스트패턴 9.소오스
10.드레인
Claims (13)
- SOI웨이퍼와,상기 SOI상에 터널산화막을 개재하여 형성된 불순물이 도핑되지 않은 폴리실리콘으로 이루어진 플로팅게이트,상기 플로팅게이트상에 층간절연막을 개재하여 형성된 컨트롤게이트, 및상기 플로팅게이트 및 컨트롤게이트 양단의 상기 SOI웨이퍼 부위에 각각 형성된 소오스 및 드레인을 포함하는 것을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서,상기 SOI웨이퍼는 그 상부에 매립 산화막이 형성된 반도체기판상에 SOI층이 형성된 것임을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서,상기 반도체 메모리장치는 플래쉬 메모리임을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서,상기 층간절연막은 ONO로 형성하는 것을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서,상기 컨트롤게이트는 불순물이 도핑된 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 메모리장치.
- SOI웨이퍼상에 터널산화막을 형성하는 단계와,상기 터널산화막 상부에 불순물이 도핑되지 않은 반도체층을 형성하는 단계,상기 불순물이 도핑되지 않은 반도체층상에 층간절연막을 형성하는 단계,상기 층간절연막상에 도전층을 형성하는 단계,상기 도전층과 층간절연막 및 불순물이 도핑되지 않은 반도체층을 소정패턴으로 패터닝하여 상기 도핑되지 않은 반도체층으로 이루어진 플로팅게이트 및 상기 도전층으로 이루어진 컨트롤게이트를 각각 형성하는 단계, 및상기 플로팅 게이트 및 컨트롤게이트 양단의 상기 SOI웨이퍼 부위에 소오스 및 드레인을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치 제조방법.
- 제6항에 있어서,상기 터널산화막은 100-200Å 두께로 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.
- 제6항에 있어서,상기 불순물이 도핑되지 않은 반도체층은 불순물이 도핑되지 않은 폴리실리콘층임을 특징으로 하는 반도체 메모리장치 제조방법.
- 제8항에 있어서,상기 불순물이 도핑되지 않은 폴리실리콘층은 상기 터널산화막위에 비정질 폴리실리콘을 증착하고 어닐링을 행하여 재결정화시키는 공정에 의해 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.
- 제9항에 있어서,상기 어닐링은 600±50℃ 온도로 행하는 것을 특징으로 하는 반도체 메모리장치 제조방법.
- 제6항에 있어서,상기 층간절연막은 ONO로 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.
- 제6항에 있어서,상기 도전층은 도핑된 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.
- 제6항에 있어서,상기 SOI웨이퍼는 그 상부에 매립 산화막이 형성된 반도체기판상에 SOI 층을 형성하여 제조하는 것을 특징으로 하는 반도체 메모리장치 제조방법.
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