KR20050035876A - 자기정렬형 비휘발성 메모리 셀의 제조 방법 - Google Patents

자기정렬형 비휘발성 메모리 셀의 제조 방법 Download PDF

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보후밀 로젝
알란 엘. 레닝거
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아트멜 코포레이숀
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Abstract

메인 부동 게이트 영역(212)에 전기적으로 결합되고 그 옆에 위치해 있는 작은 측벽 스페이서(239)를 포함하는 자기-정렬형 비휘발성 메모리 셀(200)이 개시된다. 작은 측벽 스페이서와 메인 부동 게이트 영역은 기판(204) 상에 형성되며 양자 모두 비휘발성 메모리 셀의 부동 게이트를 형성한다. 양자 모두, 작은 측벽 스페이서 및 기판 사이에서는 더 얇으나(260, 232, 242), 메인 부동 게이트 영역과 기판 사이에서 더 두터운(263, 208), 산화물층(208, 232, 242)에 의해 기판으로부터 전기적으로 격리된다. 작은 측벽 스페이서는 작게 만들어질 수 있다. 따라서, 전자들이 부동 게이트로 터널링하기 위한 작은 경로를 생성하기 위해 얇은 산화물층 영역도 역시 작게 만들어질 수 있다.

Description

자기정렬형 비휘발성 메모리 셀의 제조 방법{METHOD OF FABRICATING A SELF-ALIGNED NON-VOLATILE MEMORY CELL}
본 발명은 자기정렬형 비휘발성 메모리 셀에 관한 것으로, 보다 구체적으로는 높은 용량성 결합 비율을 가지며 얇고 작은 터널링 산화물 영역을 갖는 자기정렬형 비휘발성 메모리 셀에 관한 것이다.
도 1은 본 발명의 양수인과 동일한 양수인에게 양도된 미국특허 제4,833,096호의 도 18에 도시된 EEPROM(Electrically Erasable Programmable Read Only Memory; 100)의 단면도이다. 본 발명의 도 1을 참조하면, 깊은 n-웰(23)이 p-형 기판(40) 내부에 형성되고, N-채널과 메모리 셀 소자들이 정의된다. N-채널 스톱과 필드 산화물이 소자 영역들 주변에 형성된다. 채널 스톱과 필드 산화물은, 얇은 산화물층을 열적으로 성장시키고, 1000-2500 Å의 두터운 질화물층을 피착한 다음, 비소자 영역들로부터 질화물을 제거하고, N-웰과 N-채널 소자 영역들 주변에 붕소 이온들을 주입한 다음, 붕소를 질화물에 의해 피복되지 않은 비소자 영역에 몰아서 열적으로 성장시킴으로써, 형성된다.
이 프로세스는 계속해서, 메모리 셀 소자 영역부에 제1종의 N-타입 불순물을 주입하고, 제1 산화물층(59)을 열적으로 성장시키며, 불순물 주입 영역에 걸쳐 그 내부에 윈도우를 정의하고, 상기 윈도우 홀에 제2종의 N-타입 불순물을 주입하고, 상기 윈도우에 두터운 산화물층을 재성장시킨다. 그 다음, 2500-3400Å의 폴리크리스탈린 실리콘("폴리실리콘")층이 피착되고, 제1 산화물층과 더불어 제거되어 부동 게이트(71)를 형성한다. 제2 산화물층은 1000-1050℃의 온도에서 열적으로 성장되며, 이것은 제2 산화물층이 폴리실리콘 부동 게이트와 기판 양자 모두에 걸쳐 실질적으로 균일한 두께를 갖도록 보장한다. 임의의 강화 소자의 임계치를 조절한 이후에, 폴리실리콘 또는 폴리실리콘/실리사이드 샌드위치로 이루어진 제2 게이트 층이 피착되고 제2 산화물 층과 더불어 선택적으로 제거되어, 부동 게이트(71)와 함께, 메모리 셀(30)을 형성하는 제2 폴리실리콘 게이트(99) 뿐만 아니라, 주변 소자들을 위한 게이트들(95 및 97)을 정의한다. 그 다음, 자기정렬 마스크로서 특별한 소자의 폴리실리콘 게이트를 사용하여 소스와 드레인이 형성된다.
이 프로세스는 이하에서 설명하는 바와 같이 도전성 라인들의 이중층을 정의함으로써 끝난다. 먼저, 붕소/인-도핑된 실리카 글래스(121) 커버링이 가해지고, 컨택홀(123)이 에칭되며, 글래스가 그 흘러내림 온도(flow temperture)까지 가열되어 컨택홀들의 코너를 둥글게 만든다. 그 다음, 제1 층의 도전성 라인들(131)이 정의된다. 절연성의 금속간층(133)이 피착되고, 에칭되고, 재피착되어 실질적으로 평면형의 표면을 형성한다. 비아 홀들(135)이 습식/건식 에칭되고, 그 다음 제2층의 도전성 라인들(137)이 정의된다. 패시베이션 층(139)은 제2 금속층(137) 위에 피착되거나, 단일 금속층 소자의 경우, 제1 금속층(131) 위에 피착될 수 있다.
EEPROM(100)은 결합 비율(coupling ratio)이 더 높게 만들어질 수 있다면 더 빨리 프로그램/소거할 수 있다. 메모리 셀(30)(및 EEPROM(100))의 결합 비율은 셀(300)의 p-기판(40)과 부동 게이트(71) 사이에 형성된 (도시되지 않은) 제1 커패시턴스 및 제2 커패시턴스의 합에 관한 셀(300)의 제어 게이트(99)와 부동 게이트(71) 사이에 형성된 (도시되지 않은) 제1 커패시턴스의 비율이다. 제1 및 제2 커패시턴스는 직렬로 되어 있다; 따라서, 메모리 셀(30)의 결합 비율이 증가할 때, 다른 인자들이 동일하다면, 셀(300)의 부동 게이트(71)와 p-기판(40)간의 전압 강하도 역시 증가한다. 그 결과, 전자들이 얇은 터널 산화물층(59)을 통과해 부동 게이트(71)로 터널링하는 것이 더욱 용이해진다. 즉, 셀의 프로그래밍이 더욱 빨라지게 된다.
메모리 셀(30)의 결합 비율을 증가시키는 적어도 2가지 방법이 있다. 첫번째 방법은 셀(30)의 제어 게이트(99)와 부동 게이트(71) 사이에 형성된 제1 커패시턴스를 증가시키는 것이다. 이를 행하는 한 방법은 셀(30)의 제어 게이트(99)와 부동 게이트(71) 사이의 중첩 영역을 증가시키는 것이다.
두번째 방법은 셀(30)의 부동 게이트(71)와 p-기판(40) 사이에 형성된 제2 커패시턴스를 감소시키는 것이다. 이것은 셀(30)의 부동 게이트(71)와 p-기판(40) 사이의 중첩 영역을 감소시킴으로써 달성될 수 있다. 셀(30)의 부동 게이트(71)와 p-기판(40) 사이의 전용 터널 산화물 영역(59)의 두께를 증가시키더라도 제2 커패시턴스는 감소하게 되어 결합 비율은 증가하고, 이것은 전자들이 터널 산화물 영역(59)을 통과하는 것을 훨씬 어렵게 만든다는 사실에 주목해야 한다. 따라서, 절충안으로서, 전용 터널 산화물 영역(59)은, 전자들이 p-기판(40)으로부터 부동 게이트(71)로 터널링하기 위한 경로로서 역할하도록 터널 산화물 영역(130)의 작은 일부에서만 더 얇아져야 하며, 나머지 영역에서는 더 두꺼워야 한다.
그러나, 상기 언급한 두번째 방법에서는 개선의 여지가 있다. 본 발명의 목적은, 부동 게이트와 p-웰 또는 p-기판 사이에 형성된 제2 커패시턴스를 감소시키는 종래 기술을 개선시키는 것이다. 이것은, 전자들이 부동 게이트로 터널링하기 위한 경로를 생성하기 위해 작은 일부분에서 터널 산화물 영역이 더 얇아지고, 다른 부분에서는 더 두텁게 만들어지는 메모리 셀을 형성하는 방법을 제공함으로써 이루어진다.
도 1은 종래 기술의 전형적인 EEPROM(Electrically Erasable Programmable Read Only Memory)의 단면도.
도 2a-2j는 본 발명의 자기-정렬형 비휘발성 메모리 셀을 제조하는 단계들을 도시하는 단면도로서, 도 2i는 최종 메모리 셀 구조를 도시하는 도면이고, 도 2j는 도 2h의 다른 단면도.
도 3은 본 발명의 비휘발성 메모리 셀의 또 다른 양호한 실시예의 도면.
본 발명의 비휘발성 메모리 셀은 메인 부동 게이트 영역에 전기적으로 결합되고 그 옆에 위치해 있는 작은 측벽 스페이서(small sidewall spacer)를 가진다. 작은 측벽 스페이서와 메인 부동 게이트 영역은 기판 상에 형성되며 양자 모두 비휘발성 메모리 셀의 부동 게이트를 형성한다. 양자 모두, 작은 측벽 스페이서 및 기판 사이에서는 보다 얇으나, 메인 부동 게이트 영역과 기판 사이에서 더 두터운, 산화물층에 의해 기판으로부터 전기적으로 격리된다. 작은 측벽 스페이서는 작게 만들어질 수 있으며; 따라서, 전자들이 부동 게이트로 터널링하기 위한 작은 경로를 생성하기 위해 산화물층의 얇은 부분도 역시 작게 만들어질 수 있다.
도 2h에 도시된 바와 같은, 본 발명의 비휘발성 메모리 셀(200)의 최종 구조와 동작은 그 제조 단계들을 통해 보다 잘 이해될 것이다. 도 2a를 참조하여, 예시적 목적으로, 본 발명의 비휘발성 메모리 셀의 제조 프로세스가 p-타입 반도체 기판(204)과 더불어 개시될 것이다. 약 300Å (1Å=10-10 m) 두께의 실리콘 산화물(SiO2)이 기판(204) 상에 형성된다. 다음 단계에서, 제1 폴리실리콘(폴리-1) 층(212)이 실리콘 산화물층(208) 상에 피착된다. 그 다음 폴리-1 층(212)의 과도 부분이 에칭되어 도 2a에 도시된 바와 같은 폴리-1 영역(212)만을 남겨둔다. 이것은 이후에 도 2h의 메모리 셀(200)의 부동 게이트(212, 239, 251) 부분으로서 역할한다. 다음 단계에서, 이온 폭격에 의해 n+ 영역(216 및 220)이 주입된다. 즉, n+ 영역(216 및 220)은 폴리-1 영역(212)의 대향하는 2개 면과 자기-정렬된다.
도 2b를 참조하면, 실리콘 산화물층(208)의 일부를 습식 에칭하여 n+ 영역(216)의 표면(228)을 노출하기 위해 포토레지스트 마스크(224)가 사용된다. 그 다음, 마스크(224)가 제거된다.
도 2c를 참조하면, 약 70Å 두께의 얇은 실리콘 산화물층(232)이 기판 상에 형성되고, 표면(228)을 포함하여 구조물을 완전히 피복한다.
도 2d를 참조하면, 제2 폴리실리콘(폴리-2) 층(236)이 피착되어 얇은 산화물층(232)을 피복한다. 그 다음, 폴리-2 층(236)이 건식-에칭되어 도 2e에 도시된 바와 같이 폴리-1 영역(212)을 둘러싸는 폴리-2 측벽 스페이서(239)만을 남겨둔다. 에칭 작업은 비등방성 에칭 방법을 사용하여 실행될 수 있다. 이 때, 폴리-2 측벽 스페이서(239)와 폴리-1 영역(212)은 얇은 실리콘 산화물층(232)에 의해 전기적으로 분리된다.
도 2f를 참조하면, 약 70Å 두께의 제2 얇은 산화물층(242)이 구조물 상에 형성되어, 구조물을 완전히 피복하게 된다. 제2 얇은 산화물층은 이하에 기술되는 바와 같이 후속 폴리실리콘 층(폴리-3)이 성장하기 위한 새로운 산화물층을 제공하는 역할을 한다. 새로운 산화물층(242) 상에 후속 폴리층을 형성하는 것은, 누설 전류의 감소, 및 고도로 산화된 표면 상에 폴리층을 형성하는데 있어서 연관된 문제들을 감소시키는데 유리하다.
도 2g를 참조하면, 포토레지스트 마스크(245)는, 얇은 실리콘 산화물 층(232 및 242)의 일부를 습식-에칭하여 폴리-1 영역(212)의 상부 표면(248)을 노출시키는 데 사용된다. 그 다음, 마스크(245)가 제거된다.
도 2h를 참조하면, 제3 폴리실리콘(폴리-3) 층이 피착되어 전체 구조물을 피복한다. 이 얇은 폴리-3 층(251)은 표면(248)을 통해 폴리-1 영역(212)과의 전기적 접촉부를 가진다. 그 다음 폴리-3 층(251)의 과도 부분이 건식-에칭되어 도 2h에 도시된 바와 같은 필요한 부분(251)만을 남겨놓는다. 도 2h의 구조는 도 2j에서 다른 단면도로서 도시되어 있다. 도 2h에서는 2J-2J 라인을 따른 단면도이고, 도 2j에서는 2H-2H를 따른 단면도이다.
도 2i를 참조하면, 절연 ONO(Oxide/Nitride/Oxide) 층(254)이 피착되어 구조물을 피복한다. 그 다음, 절연 ONO 층(254)의 과도한 부분을 제거하기 위해 마스크가 사용된다. 다음 단계에서, 제4 폴리실리콘(폴리-4) 층(257)이 피착되어 전체 구조물을 피복한다. 그 다음, 도 2i에 도시된 폴리-4 층(257)의 양 측면 상의 과도 부분을 제거하기 위해 마스크가 사용된다. 절연 ONO 층(254)와 폴리-4층(257)의 구조물 및 그 제조 방법은 종래 기술에서 잘 알려져 있으므로, 본 명세서에서는 상세히 논의되지 않을 것이다.
도 2i에 도시된 최종 구조는 비휘발성 메모리 셀(200)이다. 폴리-1 영역(212), 폴리-2 측벽 스페이서(239), 및 폴리-3 층(251)은 메모리 셀(200)의 부동 게이트(212, 239, 251)를 형성한다. 폴리-4 층(257)은 메모리 셀(200)의 제어 게이트(257)를 형성한다. 절연 ONO 층(254)에 의해 서로 분리된 부동 게이트(212, 239, 251) 및 제어 게이트(257)는 제1 병렬판 커패시터(도시되지 않음)를 형성한다. 부동 게이트(212, 239, 251) 및 기판(204)은 제2 병렬판 커패시터(도시되지 않음)를 형성한다. 제1 및 제2 병렬판 커패시터들은 직렬접속되어 있다. 제2 병렬판 커패시터의 2개판 사이의 절연층은 2개의 절연부를 가진다. 제1 절연부(260)는 얇으며, 얇은 실리콘 산화물층(232 및 242)에 의해 형성된다. 제1 절연부(260)는, 폴리-3 층(251)의 최좌측 가장자리로부터 폴리-2 측벽 스페이서(239)의 최우측 가장자리까지 연장된다. 폴리-1 영역(212) 아래에 놓인 실리콘 산화물층(208)의 제2 절연부(263)는 제1 절연부(260) 보다 실질적으로 더 두텁다.
첫눈에, 절연부(260 및 263)는, 셀(200)의 높은 결합 비율을 유지하게끔 제2 병렬판 커패시터의 낮은 커패시턴스를 유지하도록 두터워야 한다. 그러나, 이러한 높은 결합 비율은 셀의 프로그래밍을 더 용이하게 만들지는 않는다. 이것은, 제어 게이트(257)와 드레인(216) 간의 전압 차이의 대부분이 높은 결합 비율로 인해 부동 게이트(212, 239, 251)와 드레인(216) 사이에 나타나기 때문에 전자들이 두터운 절연부(260 및 263)을 터널링하기가 여전히 어렵기 때문이다. 본 발명의 메모리 셀(200)은 절연부(260)를 얇고 작게 만듦으로써 이 문제를 해결하고 있다. 그 결과, 절연부(260)는, 메모리 셀(200)을 프로그램하기 위해 전자들이 드레인(216)으로부터 부동 게이트(212, 239, 251)의 일부인 폴리-2 측벽 스페이서(239)로 터널링하는 경로(터널링 산화물 영역)가 된다. 절연부(260)를 얇게 만드는 것은 제2 병렬판 커패시터의 커패시턴스를 증가시킨다. 그러나, 절연부(260)는 절연부(263)에 비해 면적이 작기 때문에, 제2 병렬판 커패시터의 커패시턴스의 증가는, 전자들이 부동 게이트(212, 239, 25)로 터널링하도록 양 절연부(260 및 263)가 얇게 만들어진다면, 훨씬 작아진다. 그 결과, 전자들이 얇은 절연부(260)를 통해 부동 게이트(212, 239, 251)의 일부인 폴리-2 측벽 스페이서(239)로 터널링하여 메모리 셀(200)을 프로그램하는 것이 더욱 용이해진다.
메모리 셀(200)의 프로그래밍은 제어 게이트(257)에 고전압(예를 들어, 12V-15V)을, 드레인 및 소오스(220)에 접지 전압을 인가함으로써 이루어질 수 있다. 전자들은 파울러-노드하임(Fowler-Nordheim) 터널링 효과하에서 얇은 절연부(260)를 통해 부동 게이트(212, 239, 251)의 일부인 폴리-2 측벽 스페이서(239)로 터널링할 것이다. 부동 게이트(212, 239, 251)에 포획된 전자들은, 판독 모드에서 드레인(216)과 소오스(220) 사이에 전도성 채널이 없도록 메모리 셀(200)의 임계 전압을 증가시킨다. 즉, 프로그램된 셀(200)은 논리 0을 나타낸다.
부동 게이트(212, 239, 251)에 포획된 전자를 갖지 않는 프로그래밍되지 않은 셀(200)은 정규 임계 전압을 가진다. 판독 모드에서, 프로그래밍되지 않은 셀(200)의 경우, 전도성 채널은 드레인(216)과 소오스(220) 사이의 절연부(263) 하에서 형성된다. 즉, 프로그래밍되지 않은 셀(200)은 논리 1을 나타낸다. 판독 모드 동안에, 소오스(220)에 관해 메모리 셀(200)의 제어 게이트(257)에 전압을 인가하는 것은 프로그래밍되지 않은 셀의 정규 임계 전압보다는 높아야 하나, 프로그램된 셀의 증가된 임계 전압보다는 낮아야 한다. 그 결과, 판독 모드 동안, 선택된 프로그램된 셀(200)은 도전되지 않으며, 선택된 프로그램되지 않은 셀(200)은 도전된다.
프로그램된 메모리 셀(200)의 소거는 드레인(216)에 고전압(예르 ㄹ들어, 12V)을, 제어 게이트(257) 및 소오스(22)에는 전지 전압을 인가함으로써 이루어질 수 있다. 부동 게이트(212, 239, 251)에 포획된 전자들은 얇은 절연부(260)를 통해 드레인(216)으로 터널링한다. 그리하여, 셀은 소거된다(unprogrammed).
도 3을 참조하면, 또 다른 실시예가 도시되어 있는데, 여기서, 메모리 셀(300)은 얇은 실리콘 산화물층(232)이 화학적-기계적 연마를 사용하여 폴리-1 영역(212)의 상부로부터 완전히 제거되어 폴리-1 영역(212)의 표면(248)을 노출시키고 있다는 점만 제외하고는 도 2i의 메모리 셀(200)과 동일하다. 그 후, 폴리-3 층(251), 절연 ONO 층(254), 및 폴리-4 층(257)이, 도 2h의 메모리 셀(200)의 경우와 같이, 구조물 상에 차례로 형성된다.
본 발명의 비휘발성 메모리 셀은 또한 선택 트랜지스터를 포함한다. 이 선택된 트랜지스터는 이 분야에 공지된 것이므로 본 명세서에서는 논의하지 않는다.

Claims (12)

  1. 반도체 기판 상에 자기-정렬 비휘발성 메모리 셀을 제조하기 위한 방법에 있어서,
    상기 기판 위에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 메인 부동 게이트 영역을 형성하는 단계;
    얇은 절연 영역을 형성하기 위해 상기 메인 부동 게이트 영역의 측면 옆의 상기 제1 절연층의 제1 부분을 수정하는 단계로서, 상기 얇은 절연 영역은 상기 메인 부동 게이트 영역 아래의 상기 제1 절연층의 제2 부분보다 더 얇은 것인, 상기 수정하는 단계;
    상기 얇은 절연 영역 위에 작은 측벽 스페이서를 형성하는 단계;
    상기 제1 절연층 위에 및 상기 작은 측벽 스페이서 위에 제2 절연층을 형성하는 단계;
    상기 메인 부동 게이트 영역의 상부 표면을 노출시키기 위해 상기 메인 부동 게이트 영역 위의 상기 제2 절연층과 상기 얇은 절연 영역의 일부를 제거하는 단계;
    상기 작은 측벽 스페이서와 상기 메인 부동 게이트 영역 양자 모두와 물리적으로 접촉한채 그 위에 얇은 접속층을 형성하는 단계로서, 상기 얇은 접속층은 상기 표면을 통해 상기 메인 부동 게이트 영역과 접촉하고, 상기 작은 측벽 스페이서는 상기 메인 부동 게이트 영역에 전기적으로 접속되고, 상기 부동 게이트 영역과 상기 작은 측벽 스페이서와 상기 얇은 접속층은 상기 비휘발성 메모리 셀의 부동 게이트를 형성하는 것인, 상기 얇은 접속층을 형성하는 단계;
    적어도 상기 부동 게이트 위에 제3 절연층을 형성하는 단계; 및
    상기 제2 절연층 위에, 그리고 적어도 상기 부동 게이트 위에 제어 게이트를 형성하는 단계
    를 포함하는, 자기-정렬 비휘발성 메모리 셀 제조 방법.
  2. 제1항에 있어서, 상기 제1 절연층의 제1 부분을 수정하는 단계는,
    상기 제1 절연층의 상기 제1 부분을 제거하는 단계; 및
    상기 제1 절연층의 상기 제1 부분이 있었던 곳에 상기 얇은 절연 영역을 형성하는 단계를 포함하는 것인, 자기-정렬 비휘발성 메모리 셀 제조 방법.
  3. 제2항에 있어서, 작은 측벽 스페이서를 형성하는 단계는
    적어도 상기 얇은 절연 영역 위에 도전층을 형성하는 단계; 및
    상기 작은 측벽 스페이서를 형성하기 위해 상기 도전층을 에칭하는 단계
    를 포함하는 것인, 자기-정렬 비휘발성 메모리 셀 제조 방법.
  4. 제3항에 있어서, 상기 도전층을 에칭하는 단계는 비등방적으로 에칭하는 단계를 포함하는 것인, 자기-정렬 비휘발성 메모리 셀 제조 방법.
  5. 제1항에 있어서, 상기 얇은 절연 영역을 형성하는 단계는, 적어도 상기 제1 절연층의 제1 부분이 있었던 곳 위에, 그리고 상기 메인 부동 게이트 영역 위에 얇은 절연층을 형성하는 단계를 포함하는 것인, 자기-정렬 비휘발성 메모리 셀 제조 방법.
  6. 제5항에 있어서, 작은 측벽 스페이서를 형성하는 단계는,
    적어도 상기 얇은 절연 영역 위에 도전층을 형성하는 단계; 및
    상기 작은 측벽 스페이서를 형성하기 위해 상기 도전층을 에칭하는 단계
    를 포함하는 것인, 자기-정렬 비휘발성 메모리 셀 제조 방법.
  7. 제6항에 있어서, 상기 도전층을 에칭하는 단계는 비등방적으로 에칭하는 단계를 포함하는 것인, 자기-정렬 비휘발성 메모리 셀 제조 방법.
  8. 제7항에 있어서, 제3 절연층을 형성하는 단계는 산화물/질화물/산화물(ONO) 층을 형성하는 단계를 포함하는 것인, 자기-정렬 비휘발성 메모리 셀 제조 방법.
  9. 제1항에 있어서, 작은 측벽 스페이서를 형성하는 단계는,
    적어도 상기 얇은 절연 영역 위에 도전층을 형성하는 단계; 및
    상기 작은 측벽 스페이서를 형성하기 위해 상기 도전층을 에칭하는 단계
    를 포함하는 것인, 자기-정렬 비휘발성 메모리 셀 제조 방법.
  10. 제9항에 있어서, 상기 도전층을 에칭하는 단계는 비등방적으로 에칭하는 단계를 포함하는 것인, 자기-정렬 비휘발성 메모리 셀 제조 방법.
  11. 제1항에 있어서, 상기 메인 부동 게이트 영역 위의 상기 얇은 절연층의 일부를 제거하는 단계는 상기 얇은 절연층의 상기 부분을 제거하는 것을 돕도록 포토레지스터 마스크와 습식 에칭을 사용하는 단계를 포함하는 것인, 자기-정렬 비휘발성 메모리 셀 제조 방법.
  12. 제1항에 있어서, 상기 메인 부동 게이트 영역 위의 상기 얇은 절연층의 일부를 제거하는 단계는, 상기 얇은 절연층의 상기 부분을 제거하기 위해 화학적 기계적 폴리싱 공정을 이용하는 단계를 포함하는 것인, 자기-정렬 비휘발성 메모리 셀 제조 방법.
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