TWI236734B - Method of fabricating a self-aligned non-volatile memory cell - Google Patents
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Description
1236734 玖、發明說明: 【發明所屬之技術領域】 本發明係關於一種自動對準式非揮發性記憶體單 特別是關於一種有著高電容偶合比例及有著薄且小 氧化物區之自動對準式非揮發性記憶體單元。 【先前技術】 圖1為美國專利第4,8 3 3 , 0 9 6號之圖1 8所描述之 1 0 0 (電子抹除式可程式化唯讀記憶體)之剖視圖,該 係如同本案被讓與同樣之受讓人。參照本發明之圖 型井23形成於P型基板40中,且N槽道與記憶體 置被界定。N槽道停止及場氧化物層係繞著裝置區J 成。槽道停止及場氧化物層係藉由熱成長一薄氧化 沈積厚度1000-2500埃之氮化物層並從非裝置區域 化物,繞著N井及N槽道裝置區域植入硼離子,接 (drive in)獨且在未被氮化物覆蓋之非裝置區域中 氧化物而形成。 該過程持續進行植入第一種N型雜質至記憶體單 區域之一部份中,熱成長第一氧化物層59,於其中 質植體之上界定一窗區,於該窗孔中植入第二種N 質,並在該窗區中再成長一厚的氧化物層。接著, 度2500-3400埃之多晶石夕(「polysilicon」)層,且 氧化物層一起移除以形成浮動閘極7 1。第二氧化物 1 0 0 0 - 1 0 5 0 °C之溫度下熱成長,其確保該第二氧化物 晶矽浮動閘極與基板上實質地有著均勻厚度。在調 312/發明說明書(補件)/92-11/92123263 元,且 之隧穿 EEPR0M 專利案 卜深η 單元裝 成形 物層, 移除氮 著灌入 熱成長 元裝置 在該雜 型雜 沈積厚 與第一 層係在 層在多 整任何 5 1236734 增強裝置之閾限值(t h r e s h ο 1 d )後,多晶矽或多晶矽/矽化 物夾層之第二閘層(gate layer)被沈積,且與第二氧化物 層選擇性地被移除以界定作為周邊裝置之閘極9 5與9 7, 以及一第二多晶矽閘極9 9沿著浮動閘極7 1形成記憶體單 元3 0。源極與汲極接著被成形來使用該作為自動對準標記 之特定裝置之多晶矽閘。 該過程藉由在以下述方式界定之傳導線的雙層而結 束。首先,應用摻雜硼/磷之砍玻璃1 2 1覆蓋,接觸孔1 2 3 被蝕刻,且該玻璃係被加熱至其流動溫度以環繞接觸孔之 角落。傳導線1 3 1之第一層接著被界定。絕緣介電層1 3 3 被沈積、背部蝕刻及再沈積以形成一實質平坦之表面。導 電孔1 3 5係被濕/乾蝕刻且傳導線1 3 7之第二層接著被界 定。頓化層139可被沈積在第二金屬層137之上,或對單 一金屬層裝置來說,係沈積在第一金屬層131之上。 假設E E P R 0 Μ 1 0 0之偶合比例可製成較高,貝》J其可力口快程 式化/消除。記憶體單元3 0 (或也是E E P R 0 Μ 1 0 0 )之偶合比例 係為形成於控制閘極9 9與單元3 0之浮動閘極7 1間之第一 電容(圖未示)與形成於浮動閘極7 1與單元3 0之ρ基板4 0 間之第一電容及第二電容(圖未示)總和之比例。第一與第 二電容係串聯,因此當記憶體單元3 0之偶合比例因其他因 素而導致增加時,浮動閘極7 1與單元3 0之ρ基板4 0間之 壓降也會增加。因此,對電子而言就容易隧穿薄通道氧化 物層5 9而進入浮動閘極7 1。換句話說,單元3 0之程式化 可加快。 6 312/發明說明書(補件)/92-11 /92123263 1236734 至少有兩種方法可增加記憶體單元3 0之偶合比例。第 一種方法係增加形成於控制閘極9 9與單元3 0之浮動閘極 7 1間之第一電容。達到此目的之一方法係增加控制閘極9 9 與單元30之浮動閘極71間之重疊(overlapping)區域。 第二種方法則為減少形成於浮動閘極7 1與單元3 0之p 基板4 0間之第二電容。可藉由減少浮動閘極7 1與單元3 0 之P基板4 0間之重疊區域而達到此目的。要注意的是雖然 增加浮動閘極7 1與單元30之p基板4 0間之專用通道氧化 物區域59之厚度可減少第二電容且因此增加偶合比例,但 其也可能使得電子較難以隧穿通道氧化物區域5 9。因此, 折衷的結果,所述之通道氧化物層5 9只可以在通道氧化物 區域1 3 0之一小部分處較薄,以作為電子從P基板4 0隧穿 並進入至浮動閘極7 1之通道,且通道氧化物區域5 9之其 他部位應該較厚。 然而,對於上述第二種方法之使用仍有進步的空間。而 本發明之目的係為改善先前技術之方法。會減少形成於浮 動閘極與P型井或P基板間之第二電容,其藉由提供一種 形成記憶體單元之方法,其中通道氧化物區域在一小部分 係較薄,以製造電子隧穿並進入浮動閘極之通道,而通道 氧化物區域在其他處仍維持較厚。 【發明内容】 本發明之非揮發性記憶體單元有著一小型側壁間隔層 (sidewall s p a c e r )緊鄰著主浮動閘極區域設置並與之電 偶合。小型側壁間隔層與主浮動閘極區域兩者皆形成於基 7 31 r發明說明書(補件)/92· 11/92123263 1236734 板之上且一起形成非揮發性記憶體單元之浮動 者皆藉由一氧化物層而與基板電絕緣,該氧化 側壁間隔層與基板間較薄,且在主浮動閘極區 較厚。小型側壁間隔層可製成較窄,因此,氧 薄部分亦可製成較小以製造電子隧穿並進入浮 型通道。 【實施方式】 如圖2 Η所示,本發明之非揮發性記憶體單ΐ 終結構與操作可藉由依次觀察其之製造步驟而 解。參照圖2 A,本發明之非揮發性記憶體單元 從P型半導體基板2 0 4開始(為了說明目的)。 埃(1埃二1 0_1 °米)厚度之氧化矽(S i 〇2)層2 0 8係 204之上。下一步,第一多晶矽(poly-1)層21 化矽層2 0 8之上。接著,以蝕刻除去ρ ο 1 y _ 1層 部分而只剩下如圖2 A所示之ρ ο 1 y - 1區域2 1 2 作為圖2 Η中之記憶體單元2 0 0之浮動閘極2 1 2 之一部份。再下一步,η +區域216與220藉由離 bombardment)植入。Poly-Ι區域212可作為罩 (mask)。換言之,n +區域216與220可以poly 之兩相對側來自動對準。 參照圖2 B,光阻罩幕層2 2 4係被使用於濕蝕 氧化矽層208以曝露出n +區域216之表面228 幕層2 2 4被移除。 參照圖2 C,有著約7 0埃厚度之薄氧化矽層 312/發明說明書(補件)/92-11/92123263 閘極。該兩 物層在小型 域與基板間 化物層之較 動閘極之小 匕2 0 0之最 被清楚瞭 之製造過程 有著約300 形成於基板 2沈積在氧 2 1 2之過剩 ,其之後會 、2 3 9 與 251 子Λ擊(i ο η 幕層 - 1區域2 1 2 刻除去部份 。接著,罩 2 3 2係形成 8 1236734 於該結構之上,且完全覆蓋該結構,包括表面2 2 8。 參照圖2 D,第二多晶矽(ρ ο 1 y - 2 )層2 3 6係被沈積並掩蓋 薄氧化矽層2 3 2。Ρ ο 1 y - 2層2 3 6接著以乾蝕刻除去,只剩 下包圍poly-1區域212之poly-2之側壁間隔層239,如 圖2 E所示。蝕刻操作可使用非等向性蝕刻法來實行。此 時,poly-2之側壁間隔層239及poly -1區域212藉由薄 氧化矽層2 3 2而電分離。 - ‘ . ·’ . 參照圖2 F,有著約7 0埃厚度之.第二薄氧化物層2 4 2係 形成於該結構之上,且完全覆蓋該結構,包括側壁間隔層 2 3 9。第二薄氧化物層係作為提供一新的氧化物層,其上再 成長一多晶石夕層(ρ ο 1 y - 3 ),如下所述。在該新的氧化物層 2 4 2上接著形成多層係有利於減少漏電或其他有關於在一 被重度氧化之表面上形成多層之問題。 參照圖2 G,光阻罩幕層2 4 5係被使用於濕蝕刻除去部份 薄氧化矽層232與242以曝露出poly-1區域212上部之表 面248。接著,罩幕層245被移除。 參照圖2 Η,第三多晶矽(ρ ο 1 y - 3 )層2 5 1係被沈積並掩蓋 整個結構。此薄poly - 3層251經由表面248而與poly -1 區域2 1 2有著電接觸。接著,以乾蝕刻除去ρ ο 1 y - 3層2 5 1 之過剩部分而只剩下如圖2 Η所示之所需部分2 5 1。圖2 Η 中之結構也可以不同之橫剖視圖來顯示,如圖2 J所示;圖 2 J係為沿圖2 Η之2 J - 2 J切面所視之圖,而圖2 Η則為沿圖 2J之2Η-2Η切面所視之圖。 參照圖2 I,絕緣0 Ν 0 (氧化物/氮化物/氧化物)層2 5 4係 9 312/發明說明書(補件)/92·11/92123263 1236734 被沈積並掩蓋整個結構。接著,使用罩幕層以移除絕緣Ο Ν Ο 層254之多餘部分。下一步,第四多晶矽(poly-4)層257 係被沈積並掩蓋整個結構。接著,使用罩幕層以移除 ρ ο 1 y - 4層2 5 7兩側上之多餘部分,如圖2 I所示。絕緣Ο N 0 層254與poly-4層257之結構與其等之製造方法在此技藝 中係為所熟知的,且因此不需要在此詳盡論述。 如圖2 I所示,最終結構係為一非揮發性記憶體單元 2 0 0。Ρ ο 1 y - 1 區域 212、ρ ο 1 y - 2 側壁間隔層 2 3 9 及 p o i y - 3 層2 5 1形成記憶體單元2 0 0之浮動閘極2 1 2、2 3 9及2 5 1。 Ρ ο 1 y - 4層2 5 7形成記憶體單元2 0 0之控制閘極2 5 7。浮動 閘極2 1 2、2 3 9、2 5 1及控制閘極2 5 7彼此藉由絕緣Ο N 0層 2 5 4分隔而形成第一平行板電容(圖未示)。浮動閘極2 1 2、 239、251和基板204形成第二平行板電容(圖未示)。第一 與第二平行板電容係串聯。第二平行板電容之兩平行板間 之絕緣層有著兩絕緣部分。第一絕緣部分2 6 0為薄且由薄 氧化矽層2 3 2與2 4 2形成。第一絕緣部分2 6 0從ρ ο 1 y - 3 層251之最左邊延伸至poly-2側壁間隔層239之最右邊。 位於ρ ο 1 y - 1區域2 1 2下之氧化矽層2 0 8之第二絕緣部分 2 6 3實質上係較第一絕緣部分2 6 0為厚。 最初看來,絕緣部分2 6 0與2 6 3應該較厚以保持第二平 行板電容之較低電容量,以便保持單元2 0 0之高偶合比 例。然而,此種高偶合比例無法較為簡單地程式化該單元, 因為雖然大部分控制閘極2 5 7與汲極2 1 6間之電壓差會因 為高偶合比例而出現在浮動閘極2 1 2、2 3 9、2 5 1及汲極2 1 6 10 312/發明說明書(補件)/92-11 /92123263 1236734 間,但對於電子來說,欲隧穿該厚絕緣部分2 6 0及2 6 3仍 為困難的。本發明之記憶體單元2 0 0藉由使絕緣部分2 6 0 較薄且較小以解決此問題。因此,絕緣部分2 6 0成為電子 從沒極2 1 6隨穿並進入ρ ο 1 y - 2側壁間隔層2 3 9之通道(或 隧穿氧化物區),其中該側壁間隔層2 3 9係為可程式化記憶 體單元2 0 0之浮動閘極2 1 2、2 3 9及2 5 1之一部份。使絕緣 部分2 6 0較薄能增加第二平行板電容之電容量。然而,因 為絕緣部分2 6 0與絕緣部分2 6 3比起來在面積上較小,故 第二平行板電容增加之電容量會較假如兩絕緣部分2 6 0與 2 6 3均被製成較薄以使得電子隧穿並進入浮動閘極2 1 2、 2 3 9及2 5 1時來得少很多。因此,對於電子來說可較輕易 地從汲極2 1 6隧穿薄絕緣部分2 6 0以進入ρ ο 1 y - 2側壁間隔 層2 3 9 (其係為浮動閘極2 1 2、2 3 9及2 5 1之一部份),以便 程式化記憶體單元2 0 0。 可藉由施以高電壓(如1 2 V - 1 5 V )至控制閘極2 5 7,而汲 極2 1 6與源極2 2 0為接地電位,來完成程式化記憶體單元 200。在富爾諾罕穿隨效應(Fowler-Nordheim tunneling e f f e c t)下,電子將隧穿薄絕緣部分2 6 0以進入ρ ο 1 y - 2側 壁間隔層2 3 9 (其係為浮動閘極2 1 2、2 3 9及2 5 1之一部 份)。被捕捉至浮動閘極2 1 2、2 3 9及2 5 1中之電子會增加 記憶體單元2 0 0之閾限電壓使得在讀取模式時在汲極2 1 6 與源極2 2 0間沒有傳導通道。換言之,已程式化之單元2 0 0 表示邏輯0(logic 0)。 在浮動閘極2 1 2、2 3 9及2 5 1中沒有被捕捉電子之未程 11 312/發明說明書(補件)/92-11 /92123263 1236734 式化單元2 Ο 0係有著正常閾限電壓。在讀取模式時 程式化單元2 0 0而言,在汲極2 1 6與源極2 2 0間之 分2 6 3下會形成傳導通道。換言之,未程式化單元 示邏輯1 ( 1 〇 g i c 1 )。在讀取模式期間,相對於源極 加至記憶體單元2 0 0之控制閘極2 5 7之電壓必須較 式化單元之正常閾限電壓為高,而必須較已程式化 增加的閾限電壓為低。因此,在讀取模式期間,被 已程式化單元2 0 0無法導電且被選擇之未程式化單 可導電。 可藉由施以高電壓(如1 2 V )至汲極2 1 6,而控制閘 與源極2 2 0為接地電位,來實行已程式化記憶體單 之消除。被捕捉至浮動閘極2 1 2、2 3 9及2 5 1中之電 穿薄絕緣部分2 6 0以進入汲極2 1 6。藉此,單元變, 式化。 參照圖3,其顯示另一具體例,其中記憶體單元 相同於圖2 I之記憶體單元2 0 0,除了藉由化學機械 (CMP)過程來曝露poly-1區域212之表面248以完 poly-1區域212之上部除去薄氧化矽層232。其後, 層251、絕緣0N0層254及poly-4層257依序形成 2 Η情況中之記憶體單元2 0 0之結構上。 本發明之非揮發性記憶體單元亦包含一選擇電晶 在此技藝中係為所熟知的,且因此不需要在此詳盡 【圖式簡單說明】 圖1係為先前技術之E E P R 0 Μ 1 0 0 (電子抹除式可》 312/發明說明書(補件)/92-11/92123263 ,就未 絕緣部 2 0 0表 2 2 0施 未被程 單元之 選擇之 元200 極257 元200 子會隧 成未程 3 0 0係 研磨 整地從 ρ ο 1 y - 3 在如圖 體,其 論述。 f呈式化 12 1236734 唯讀記憶體)之剖視圖。 圖2 A - 2 J係為製造本發明之自動對準式非揮發性記憶體 單元之步驟之橫剖視圖。圖2 I所示係為最終之記憶體單元 結構。圖2 J係為圖2 Η之不同剖視圖。 圖3係為本發明之非揮發性記憶體單元之另一較佳具體 例〇 (元件符號說明) 2 3 η型井 30 記憶體單元 4 0 基板 5 9 氧化物層 71 浮動閘極 95 閘極 97 閘極 99 閘極 1 00 電子抹除式可程式化唯讀記憶體 12 1 矽玻璃 123 接觸孔 131 第一金屬層(傳導線) 1 33 絕緣介電層 135 導電孔 137 第二金屬層(傳導線) 1 39 頓化層 2 0 0 記憶體單元 13 312/發明說明書(補件)/92-11 /92123263 1236734 2 0 4 基板 2 0 8 氧化 2 12 第一 2 16 n+ 區 2 2 0 n+ 區 2 2 4 罩幕 2 2 8 表面 2 3 2 薄氧 2 3 6 第二 2 3 9 側壁 2 4 2 薄氧 2 4 5 罩幕 2 4 8 表面 25 1 第三 2 5 4 絕緣 2 5 7 第四 2 6 0 第一 2 6 3 第二 3 0 0 記憶 矽層 多晶矽層(浮動閘極) 域(汲極) 域(源極) 層 化矽層 多晶矽層 間隔層(浮動閘極) 化物層 層 多晶矽層(浮動閘極) ΟΝΟ層 多晶矽層(控制閘極) 絕緣部分 絕緣部分 體單元 14 312/發明說明書(補件)/92-11/92123263
Claims (1)
1236734 拾、申請專利範圍: 1 . 一種在半導體基板上製造自動對準式非揮發性記憶 體單元之方法,該方法包含下列步驟: 在該基板上形成第一絕緣層; 在該第一絕緣層上形成主浮動閘極區域; 修飾該緊鄰主浮動閘極區域一側之第一絕緣層之第一 部分以形成薄絕緣區域,該薄絕緣區域係較該在主浮動閘 極區域下之第一絕緣層之第二部分為薄; 在該薄絕緣區域上形成小型側壁間隔層; 在該第一絕緣層與該小型側壁間隔層上形成第二絕緣 層; 從該第二絕緣層與該主浮動閘極區域上之薄絕緣區域 移除一部份,以曝露出該主浮動閘極區域上部之表面; 在該小型側壁間隔層與該主浮動閘極區域之上形成與 該兩者皆物理接觸之薄連接層,該薄連接層經該表面而與 該主浮動閘極區域接觸,由此該小型側壁間隔層電連接至 該主浮動閘極區域,且由此該主浮動閘極區域、該小型側 壁間隔層及該薄連接層形成該非揮發性記憶體單元之浮動 閘極; 在至少該浮動閘極上形成第三絕緣層;以及 在該第二絕緣層與至少該浮動閘極上形成控制閘極。 2 .如申請專利範圍第1項之方法,其中,修飾該第一絕 緣層之第一部分包含下列步驟: 移除該第一絕緣層之第一部分;以及 15 312/發明說明書(補件)/92-11/92123263 1236734 在原為該第一絕緣層之第一部分之處形成該薄絕緣區 域。 3 .如申請專利範圍第2項之方法,其中,形成小型側壁 間隔層包含下列步驟: 在至少該薄絕緣區域上形成傳導層;以及 蝕刻該傳導層以形成該小型側壁間隔層。 4.如申請專利範圍第3項之方法,其中,蝕刻該傳導層 包含非等向性蝕刻。 5 .如申請專利範圍第1項之方法,其中,形成該薄絕緣 區域包含至少在原為該第一絕緣層之第一部分之處與該主 浮動閘極區域之上形成薄絕緣層之步驟。 6 .如申請專利範圍第5項之方法,其中,形成小型側壁 間隔層包含下列步驟: 在至少該薄絕緣區域上形成傳導層;以及 蝕刻該傳導層以形成該小型側壁間隔層。 7. 如申請專利範圍第6項之方法,其中,蝕刻該傳導層 包含非等向性蝕刻。 8. 如申請專利範圍第7項之方法,其中,形成第三絕緣 層包含形成氧化物/氮化物/氧化物(Ο N 0 )層。 9. 如申請專利範圍第1項之方法,其中,形成小型側壁 間隔層包含下列步驟: 在至少該薄絕緣區域上形成傳導層;以及 蝕刻該傳導層以形成該小型側壁間隔層。 1 0 .如申請專利範圍第9項之方法,其中,蝕刻該傳導 16 312/發明說明書(補件)/92-11/92123263 1236734 層包含非等向性蚀刻。 1 1 .如申請專利範圍第1項之方法,其中,在該主浮動 閘極區域之上移除該薄絕緣層之一部分包含使用光阻罩幕 層及濕蚀刻以幫助移除該薄絕緣層之該部分。 1 2.如申請專利範圍第1項之方法,其中,在該主浮動 閘極區域之上移除該薄絕緣層之一部分包含使用化學機械 研磨程序以移除該薄絕緣層之該部分。 17 312/發明說明書(補件)/92-11 /92123263
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