KR20020045434A - 스플리트 게이트형 플래시 메모리 소자 제조방법 - Google Patents
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Abstract
포토 장비의 변화에 상관없이 "플로팅 게이트-컨트롤 게이트" 간의 오버랩 면적을 대칭 관계에 있는 좌·우 셀에서 균일하게 가져갈 수 있도록 하여 좌·우측 셀의 이레이즈 및 프로그램 특성이 달라지는 것을 방지하고, 기존대비 "플로팅 게이트-컨트롤 게이트" 간의 오버랩 면적을 감소시켜 이들 간의 커패시턴스 값을 줄일 수 있도록 한 스플리트 게이트형 플래시 메모리 소자 제조방법이 개시된다.
이를 위하여 본 발명에서는, 반도체 기판 상에 제 1 절연막과 텍스쳐 표면처리된 제 1 도전막을 순차적층하는 단계; 상기 결과물 상에 질화막 형성후, 제 1 도전막의 표면이 일부 노출되도록 질화막을 경사식각하는 단계; 질화막의 양 측벽에 제 1 스페이서를 형성하고, 그 사이의 기판 표면이 노출되도록 1 도전막과 제 1 절연막을 순차식각하는 단계; 상기 제 1 스페이서 사이의 기판 내에 소스 정션을 형성하고, 제 1 도전막의 양 측벽에 제 2 스페이서를 형성하는 단계; 소스 정션과 연결되는 소스 라인 형성후, 표면 산화를 실시하는 단계; 질화막을 제거하는 단계; 제 1 스페이서를 마스크로해서 제 1 도전막을 선택식각하여 플로팅 게이트를 형성하는 단계; 플로팅 게이트의 표면 노출부를 따라 제 2 절연막을 형성하는 단계; 상기 결과물 상에 제 2 도전막을 증착하고, 이를 에치백하여 컨트롤 게이트를 형성하는 단계로 이루어진 스플리트 게이트형 플래시 메모리 소자 제조방법이 제공된다.
Description
본 발명은 "플로팅 게이트-컨트롤 게이트" 간의 오버랩 면적이 대칭 관계에 있는 좌·우측 셀에서 좌·우 대칭을 이루도록 함과 동시에 이들 간의 오버랩 면적또한 감소시킬 수 있도록 한 스플리트 게이트형 플래시 메모리 소자 제조방법에 관한 것이다.
플래시 메모리 소자는 전기적으로 데이터의 소거와 저장이 가능하고, 전원이 공급되지 않아도 데이터의 보존이 가능하다는 잇점을 지녀, 최근 다양한 분야에서 그 응용범위를 확대하고 있다.
이러한 플래시 소자는 메모리 셀 어레이의 구조에 따라 크게, 낸드형(NAND type)과 노어형(NOR type)으로 구분되는데, 이들은 고집적화와 고속성으로 대별되는 각각의 장단점을 지니고 있어, 각각의 장점이 부각되는 응용처에서의 사용이 증가되고 있는 추세이다.
도 1a 내지 도 1d에는 노어형 소자의 일 예로서, 종래 널리 사용되어 오던 스플리트 게이트형 플래시 메모리 소자 제조방법을 보인 공정순서도가 제시되어 있다. 이를 참조하여 그 제조방법을 제 4 단계로 구분하여 살펴보면 다음과 같다.
제 1 단계로서, 도 1a와 같이 실리콘 재질의 반도체 기판(10)을 산화시켜 기판(10) 상에 산화막 재질의 절연막(12)을 형성한 후, 그 위에 텍스쳐 표면처리된 폴리실리콘 재질의 제 1 도전막(14)을 형성하고, 상기 도전막(14) 상에 플로팅 게이트 형성부를 한정하는 감광막 패턴(16)을 형성한다.
제 2 단계로서, 도 1b와 같이 상기 감광막 패턴(16)을 마스크로해서 제 1 도전막(14)을 선택식각하여 플로팅 게이트(14a)를 형성하고, 상기 결과물 상에 "CVD 산화막/열산화막" 재질의 절연막을 형성하여 플로팅 게이트(14a)가 절연물에 의해 둘러싸이도록 한다. 이후의 설명부터는 상기 절연막 또한 편의상 참조번호 12로 나타낸다. 이어, 상기 절연막(12) 상에 폴리실리콘 재질의 제 2 도전막(18)을 형성한다.
제 3 단계로서, 도 1c와 같이 컨트롤 게이트 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로해서 제 2 도전막(18)을 선택식각하여, 플로팅 게이트(14a)와 오버랩되도록 컨트롤 게이트(18a)를 형성한다. 이어, 상기 결과물 상에 소스 정션이 형성될 부분을 한정하는 감광막 패턴(20)을 형성하고, 그 위로 고농도 불순물을 이온주입하여 플로팅 게이트(14a) 사이의 기판(10) 내에 이들과 소정 부분 오버랩되는 구조의 소스 정션(22)을 형성한다.
제 4 단계로서, 도 1d와 같이 상기 감광막 패턴(20)을 제거하고, 그위로 고농도 불순물을 이온주입하여 기판(10) 내에 컨트롤 게이트(18a)와 소정 부분 오버랩되는 구조의 드레인 정션(26)을 형성하므로써, 메모리 셀 제조를 완료한다.
따라서, 상기 공정에 의해 제조된 플래시 메모리 소자는 도 2a 및 도 2b에서 알 수 있듯이 프로그램과 이레이즈 동작이 다음과 같은 방식으로 이루어지게 된다. 이중, 도 2a는 프로그램 특성을 설명하기 위해 보인 도면이고, 도 2b는 이레이즈 특성을 설명하기 위해 보인 도면이다. 상기 도면에서 화살표는 전자의 이동 방향을 나타내고, VTH는 문턱전압이 걸린 상태를 나타내며, Vpp는 고전압이 걸린 상태를 나타낸다.
즉, 프로그램 동작은 소스 라인(22)에 인가된 고전압(Vpp)에 의해 커플링(coupling)된 플로팅 게이트(14a)와 드레인 정션(26) 간의 전위차에 의해 여기된 전자가 HCI(Hot Channel Injection) 방식에 의해 플로팅 게이트(14a) 내로 주입되는 방식으로 이루어지고, 반면 이레이즈 동작은 워드 라인(컨트롤 게이트)(18a)에 인가된 고전압(Vpp)에 의하여 플로팅 게이트(14a) 내의 전자가 컨트롤 게이트(18a)쪽으로 F-N 터널링되어 빠져나가는 방식으로 이루어짐을 알 수 있다.
하지만 상기 공정은 포토 공정에 대한 의존성이 높아 이를 적용하여 플래시 소자를 제조할 경우에는 공정 진행시 다음과 같은 몇가지 문제가 발생된다.
첫째, 프로그램시에는 소스 정션(22)쪽의 고전압에 의해 플로팅 게이트(14a)에 고전압이 인가되는데, 셀 구조상 컨트롤 게이트(18a)가 플로팅 게이트(14a)에 많이 오버랩되어 "플로팅 게이트(14a)-컨트롤 게이트(18a)"간의 커패시턴스 값이 크므로, 그 만큼 플로팅 게이트(14a)에 인가되는 전압이 낮아져 프로그램 효율이 낮아지는 문제가 있다.
둘째, 플로팅 게이트(14a)와 컨트롤 게이트(18a)간의 미스얼라인(misalign) 발생시, 대칭 관계에 있는 좌·우측 셀에서 컨트롤 게이트(14a)와 플로팅 게이트(18a) 간의 오버랩 면적이 달라지므로, 좌·우측 셀의 이레이즈 및 프로그램 특성이 달라지는 문제가 발생된다. 도 3에는 이러한 불량이 발생된 경우를 도시화한 도면이 제시되어 있다. 도 3에 의하면, 좌측 셀은 오버랩 면적이 "A"인 반면, 우측 셀은 오버랩 면적이 "B" 임을 확인할 수 있다.
이에 본 발명의 목적은, 포토 공정을 최소화하는 대신에 스페이서를 활용하는 공정을 도입해서 플래시 메모리 셀을 형성하므로써, 포토 장비의 변화에 상관없이 대칭 관계에 있는 좌·우 셀의 "플로팅 게이트-컨트롤 게이트" 간의 오버랩 면적을 균일하게 가져갈 수 있도록 하여 좌·우측 셀의 이레이즈 및 프로그램 특성이 달라지는 것을 방지하고, 기존대비 "플로팅 게이트-컨트롤 게이트" 간의 오버랩 면적을 감소시켜 이들 간의 커패시턴스 값을 줄일 수 있도록 한 스플리트 게이트형 플래시 메모리 소자 제조방법을 제공함에 있다.
도 1a 내지 도 1d는 종래의 스플리트 게이트형 플래시 메모리 소자 제조방법을 보인 공정순서도,
도 2a 및 도 2b는 도 1a 내지 도 1d의 공정에 의해 제조된 플래시 메모리 소자의 프로그램과 이레이즈 동작 특성을 나타낸 도면,
도 3은 도 1a 내지 도 1d의 공정에 의해 플래시 메모리 셀을 제조할 때 야기될 수 있는 불량 발생 형태를 보인 도면,
도 4a 내지 도 4g는 본 발명에서 제안된 스플리트 게이트형 플래시 메모리 소자 제조방법을 보인 공정순서도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 상에 텍스쳐 표면처리된 제 1 도전막을 형성하는 단계; 상기 결과물 상에 질화막을 형성하는 단계; 상기 제 1 도전막의 표면이 일부 노출되도록 상기 질화막을 경사식각하는 단계; 상기 질화막의 양 측벽에 제 1 스페이서를 형성하는 단계; 상기 제 1 스페이서 사이의 상기 기판 표면이 노출되도록 상기 제 1 도전막과 상기 제 1 절연막을 순차식각해서 소스 정션이 형성될 부분을 정의하는 단계; 상기 제 1 스페이서 사이의 상기 기판 내에 소스 정션을 형성하는 단계; 상기 제 1 도전막의 양 측벽에 제 2 스페이서를 형성하는 단계; 상기 제 1, 제 2 스페이서 사이에 상기 소스 정션과 연결되는 소스 라인을 형성하고 그 표면을 산화시키는 단계; 상기 질화막을 제거하는 단계; 상기 제 1 스페이서를 마스크로해서 상기 제 1 도전막을 선택식각하여 플로팅 게이트를 형성하는 단계; 상기플로팅 게이트의 표면 노출부를 따라 제 2 절연막을 형성하는 단계; 상기 결과물 상에 제 2 도전막을 증착하고, 이를 에치백하여 컨트롤 게이트를 형성하는 단계; 및 상기 컨트롤 게이트 외곽측의 상기 기판 내에 드레인 정션을 형성하는 단계로 이루어진 스플리트 게이트형 플래시 메모리 소자 제조방법이 제공된다.
상기와 같이 플래시 메모리 소자를 제조할 경우, 플로팅 게이트에 오버랩되는 컨트롤 게이트의 면적을 포토 장비의 변화에 상관없이 좌·우 대칭 구조로 가져갈 수 있게 될 뿐 아니라 기존대비 "플로팅 게이트-컨트롤 게이트" 간의 오버랩 면적 또한 줄일 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 4a 내지 도 4g는 본 발명에서 제안된 스플리트 게이트형 플래시 메모리 소자 제조방법을 보인 공정순서도로서, 이를 참조하여 그 제조방법을 제 7 단계로 구분하여 살펴보면 다음과 같다.
제 1 단계로서, 도 4a와 같이 실리콘 재질의 반도체 기판(100)을 산화시켜 기판(100) 상에 산화막 재질의 제 1 절연막(102)을 형성한 후, 그 위에 텍스쳐 표면처리된 폴리실리콘 재질의 제 1 도전막(104)을 형성한다.
텍스쳐 표면처리된 제 1 도전막(104)을 형성하는 방법은 크게 4가지로 구분되는데, 그중 ①번째는 제 1 절연막(102) 상에 Si, SiO2파티클을 함유한 용액을 스핀 도핑하여 건조한 후 그 위에 제 1 폴리실리콘막을 증착하여 폴리 노듈을 형성한상태에서 여기에 제 2 폴리실리콘막을 증착하는 방식으로 제조하는 것이고, ②번째는 제 1 절연막(102) 상에 CVD법으로 제 1 폴리실리콘막을 증착하면서 O2, H2O 가스를 적용하거나 혹은 "온도/압력" 조건을 조정하여 폴리 노듈을 형성한 후 여기에 제 2 폴리실리콘막을 증착하는 방식으로 제조하는 것이며, ③번째는 제 1 절연막(102) 상에 제 1 폴리실리콘막을 증착한 후, 그 위에 Si, SiO2파티클을 함유한 용액을 스핀 도핑하여 건조시킨 다음, 여기에 제 2 폴리실리콘막을 증착하여 폴리 노듈을 형성하는 방식으로 제조하는 것이고, ④번째는 제 1 절연막(102) 상에 제 1 폴리실리콘막을 형성한 후, 그 위에 CVD법으로 제 2 폴리실리콘막을 증착하면서 O2, H2O 가스를 적용하거나 혹은 "온도/압력" 조건을 조정하여 폴리 노듈을 형성하는 방식으로 제조하는 것이다.
제 2 단계로서, 도 4b와 같이 제 1 도전막(104) 상에 질화막(106)을 형성하고, 포토 공정을 이용하여 상기 도전막(104)의 표면이 일부 노출되도록 질화막(106)을 건식식각한다.
제 3 단계로서, 도 4c와 같이 상기 결과물 상에 절연막을 증착한 후 이를 에치백하여 질화막(106)의 양 측벽에 절연 재질의 제 1 스페이서(108)를 형성하고, 상기 스페이서(108) 사이의 기판(100) 표면이 노출되도록 제 1 도전막(104)과 제 1 절연막(102)을 순차식각하여 소스 정션이 형성될 부분을 정의한다. 이때, 상기 스페이서는 CVD 산화막, 질화막, TEOS계 물질중 선택된 어느 한 재질로 형성된다.
제 4 단계로서, 도 4d와 같이 상기 결과물 상으로 고농도 불순물을 이온주입하여 제 1 스페이서(108) 사이의 기판(100) 내에 소스 정션(110)을 형성하고, 제 1 도전막(14)의 양 측벽에 절연 재질의 제 2 스페이서(112)를 형성한다. 이와 같이 제 2 스페이서(112)를 별도 더 형성한 것은 이후 형성될 플로팅 게이트와 소스 라인 간을 절연시키기 위함이다. 이때, 상기 제 2 스페이서(112)는 절연막 증착 및 이의 에치백 공정을 통해 제조되며, 상기 절연막으로는 "열산화막/CVD 산화막"의 적층 구조가 사용된다.
제 5 단계로서, 도 4e와 같이 제 1 스페이서(108) 사이에 소스 정션(110)과 연결되는 폴리실리콘 재질의 소스 라인(114)을 형성하고, 산화 공정을 통해 소스 라인(114) 표면에 얇은 두께의 산화막(116)을 형성한다. 이는 후속 공정(예컨대, 컨트롤 게이트를 형성하기 위한 에치백 공정)시 소스 라인(114)의 일부가 함께 제거되는 것을 방지하기 위함이다.
제 6 단계로서, 도 4f와 같이 인산을 식각액으로하여 질화막(106)을 제거하고, 제 1 스페이서(108)를 마스크로해서 제 1 도전막(104)을 선택식각하여 플로팅 게이트(104a)를 형성한다.
제 7 단계로서, 도 4g와 같이 플로팅 게이트(104a)의 표면 노출부에 제 2 절연막(118)을 형성한 후, 상기 결과물 상에 폴리실리콘 재질의 제 2 도전막을 증착하고 이를 전면 에치백하여 폴리실리콘 재질의 컨트롤 게이트(120)를 형성한 다음, 그 위로 고농도 불순물을 이온주입하여 컨트롤 게이트(120) 외곽측 기판(100) 내에 이와 소정 부분 오버랩되는 구조의 드레인 정션(122)을 형성하므로써, 메모리 셀 제조를 완료한다.
이 경우 역시 프로그램과 이레이즈는 종래의 경우와 동일 방식으로 진행되므로 여기서는 이와 관련된 구체적인 언급을 피한다.
이와 같이 플래시 메모리 소자를 제조할 경우, 플로팅 게이트(104a)에 오버랩되는 컨트롤 게이트(120)의 면적을 좌·우 대칭 구조로 가져갈 수 있게 되므로, 대칭 관계에 있는 좌·우 셀의 전기적 특성(프로그램 특성과 이레이즈 특성)이 포토 미스얼라인에 의해 변화되는 것을 막을 수 있게 된다. 이는 컨트롤 게이트 형성 공정이 포토 공정에 의존하지 않으므로, 포토 장비의 급격한 변화에 영향을 받을 우려가 없기 때문이다.
뿐만 아니라, 기존대비 "플로팅 게이트(104a)-컨트롤 게이트(120)" 간의 오버랩 면적이 감소하게 되어, 이들간의 큰 커패시턴스 값으로 인해 유발되던 플로팅 게이트(104a)의 전압강하를 최소화할 수 있게 되므로, 프로그램 효율 또한 향상시킬 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 포토 공정을 최소화하는 대신에 스페이서를 활용하는 공정을 도입해서 플래시 메모리 셀을 형성하므로써, 1) 포토 장비의 변화에 상관없이 대칭 관계에 있는 좌·우 셀의 "플로팅 게이트-컨트롤 게이트" 간의 오버랩 면적을 균일하게 확보할 수 있게 되므로, 좌·우측 셀의 이레이즈 및 프로그램 특성이 달라지는 것을 방지할 수 있게 되고, 2) 기존대비 "플로팅 게이트-컨트롤 게이트" 간의 오버랩 면적을 감소시킬 수 있으므로 이들 간의 큰커패시턴스 값으로 인해 야기되던 프로그램 특성 저하를 막을 수 있게 된다.
Claims (8)
- 반도체 기판 상에 제 1 절연막을 형성하는 단계;상기 제 1 절연막 상에 텍스쳐 표면처리된 제 1 도전막을 형성하는 단계;상기 결과물 상에 질화막을 형성하는 단계;상기 제 1 도전막의 표면이 일부 노출되도록 상기 질화막을 경사식각하는 단계;상기 질화막의 양 측벽에 제 1 스페이서를 형성하는 단계;상기 제 1 스페이서 사이의 상기 기판 표면이 노출되도록 상기 제 1 도전막과 상기 제 1 절연막을 순차식각해서 소스 정션이 형성될 부분을 정의하는 단계;상기 제 1 스페이서 사이의 상기 기판 내에 소스 정션을 형성하는 단계;상기 제 1 도전막의 양 측벽에 제 2 스페이서를 형성하는 단계;상기 제 1, 제 2 스페이서 사이에 상기 소스 정션과 연결되는 소스 라인을 형성하고 그 표면을 산화시키는 단계;상기 질화막을 제거하는 단계;상기 제 1 스페이서를 마스크로해서 상기 제 1 도전막을 선택식각하여 플로팅 게이트를 형성하는 단계;상기 플로팅 게이트의 표면 노출부를 따라 제 2 절연막을 형성하는 단계;상기 결과물 상에 제 2 도전막을 증착하고, 이를 에치백하여 컨트롤 게이트를 형성하는 단계; 및상기 컨트롤 게이트 외곽측의 상기 기판 내에 드레인 정션을 형성하는 단계로 이루어진 것을 특징으로 하는 스플리트 게이트형 플래시 메모리 소자 제조방법.
- 제 1항에 있어서, 상기 제 1 절연막 상에 텍스쳐 표면처리된 제 1 도전막을 형성하는 단계는,상기 제 1 절연막 상에 Si, SiO2파티클을 함유한 용액을 스핀 도핑한 후 건조시키고, 그 위에 제 1 폴리실리콘막을 증착하여 폴리 노듈을 형성하는 단계와;상기 결과물 상에 제 2 폴리실리콘막을 증착하는 단계를 포함하는 것을 특징으로 하는 스플리트 게이트형 플래시 메모리 소자 제조방법.
- 제 1항에 있어서, 상기 제 1 절연막 상에 텍스쳐 표면처리된 제 1 도전막을 형성하는 단계는,상기 제 1 절연막 상에 CVD법으로 제 1 폴리실리콘막을 증착하면서 O2, H2O 가스를 적용하거나 혹은 "온도/압력" 조건을 조정하여 폴리 노듈을 형성하는 단계;상기 결과물 상에 제 2 폴리실리콘막을 증착하는 단계를 포함하는 것을 특징으로 하는 스플리트 게이트형 플래시 메모리 소자 제조방법.
- 제 1항에 있어서, 상기 제 1 절연막 상에 텍스쳐 표면처리된 제 1 도전막을 형성하는 단계는,상기 제 1 절연막 상에 제 1 폴리실리콘막을 증착하는 단계;상기 제 1 폴리실리콘막 상에 Si, SiO2파티클을 함유한 용액을 스핀 도핑한 후 건조시키고, 그 위에 제 2 폴리실리콘막을 증착하여 폴리 노듈을 형성하는 단계를 포함하는 것을 특징으로 하는 스플리트 게이트형 플래시 메모리 소자 제조방법.
- 제 1항에 있어서, 상기 제 1 절연막 상에 텍스쳐 표면처리된 제 1 도전막을 형성하는 단계는,상기 제 1 절연막 상에 제 1 폴리실리콘막을 증착하는 단계;상기 제 1 폴리실리콘막 상에 CVD법으로 제 2 폴리실리콘막을 증착하면서 O2, H2O 가스를 적용하거나 혹은 "온도/압력" 조건을 조정하여 폴리 노듈을 형성하는 단계를 포함하는 것을 특징으로 하는 스플리트 게이트형 플래시 메모리 소자 제조방법.
- 제 1항에 있어서, 상기 제 1 스페이서는 CVD 산화막, 질화막, TEOS계 물질중선택된 어느 한 재질로 형성하는 것을 특징으로 하는 스플리트 게이트형 플래시 메모리 소자 제조방법.
- 제 1항에 있어서, 상기 제 2 스페이서는 "열산화막/CVD 산화막"의 적층 구조로 형성하는 것을 특징으로 하는 스플리트 게이트형 플래시 메모리 소자 제조방법.
- 제 1항에 있어서, 상기 질화막은 인산으로 제거하는 것을 특징으로 하는 스플리트 게이트형 플래시 메모리 소자 제조방법.
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Cited By (5)
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|---|---|---|---|---|
| KR100503368B1 (ko) * | 2003-11-26 | 2005-07-26 | 동부아남반도체 주식회사 | 비휘발성 반도체 메모리 소자의 제조 방법 |
| US7176517B2 (en) | 2003-08-12 | 2007-02-13 | Dongbu Electronics Co., Ltd. | Flash memories and methods of fabricating the same |
| KR100774904B1 (ko) * | 2006-10-23 | 2007-11-08 | 삼성전자주식회사 | 불 휘발성 메모리 소자 및 이를 형성하기 위한 방법 |
| US7351636B2 (en) | 2004-07-12 | 2008-04-01 | Samsung Electronics Co., Ltd. | Methods of forming split-gate non-volatile memory cells including raised oxide layers on field oxide regions |
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-
2000
- 2000-12-11 KR KR1020000075049A patent/KR100665835B1/ko not_active IP Right Cessation
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| US11587939B2 (en) | 2019-08-30 | 2023-02-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Etch method for opening a source line in flash memory |
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