KR950021134A - 반도체소자의 콘택 형성방법 - Google Patents

반도체소자의 콘택 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 콘택형성방법에 관한 것으로 공지의 기술로 게이트전극 및 워드선을 형성하는 다결정실리콘을 증착한 후, 상기 다결정 실리콘의 상부에 절연상화막을 일정두께 증착함으로써, 공정여유도를 확보하고 종래기술처럼 마스크 다결정 실리콘이나 다결정실리콘 스페이서를 사용하지 않으므로 공정을 단축함으로써 반도체 소자의 신뢰성과 수율을 향상시키는 기술이다.

Description

반도체소자의 콘택 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 반도체소자의 콘택 형성공정에 사용되는 마스크를 도시한 레이아웃도.
제3a도 내지 제3c도는 본 발명에 의한 반도체소자의 콘택 형성공정을 제2도의 Ⅱ-Ⅱ를 따라 도시한 단면도
제4도는 본 발명의 다른 실시예에 의해 형성된 반도체소자의 콘택을 도시한 단면도.

Claims (5)

  1. 반도체소자의 콘택 형성방법에 있어서, 피웰(P-well)이 형성된 반도체기판 상부에 분리영역 마스크(a')를 이용해 LOCOS 방식으로 필드 산화막을 성장하고 게이트 산화막과 게이트 전극 및 워드선용 다결정 실리콘을 시각 지연없이 증착하는 공정과, 상기 다결정실리콘에 불순물 주입공정을 행하고, 일정 두께의 제1절연막을 증착하고, 제1게이트 전극 및 워드선마스크를 이용해 제1절연막과 다결정실리콘을 소정의 크기로 식각해 에비 게이트 전극 및 워드선패턴을 형성하는 공정과, 상대적으로 저농도의 이온주입공정을 행하고, 상기 예비 게이트 전극 및 워드선과 제1절연막의 상부에 절연막을 일정 두께 증착한 후, 비등방성 식각하여 제1절연막 스페이서를 형성하고 상대적으로 고농도의 이온주입 공정을 행함으로써, 제1LDD 활성영역을 형성하는 공정과, 전체 구조상에 제2절연 산화막을 증착하여 평탄화시킨 후, 상기 제2절연막의 상부에 감광막을 도포하고 제2게이트 전극 및 워드선겸 콘택 마스크를 이용해 감광막을 노광, 현상하여 감광패턴을 형성하는 공정과, 상기 감광막 패턴을 장애물로 이용해 제2절연막과 예비 게이트 전극 및 워드선다결정실리콘을 식각해 콘택홀과 게이트 전극 및 워드선을 동시에 형성하고, 그 내부에 상대적으로 저농도의 이온주입 공정을 행하는 공정과, 전체 구조상부에 일정 두께의 절연막을 증착한 후, 상기 절연막을 비등방성 식각하여 제2절연막 스페이서를 형성하고 상대적으로 고농도의 이온주입 공정을 행함으로써, 제2LDD 구조의 활성영역은 형성하는 공정과, 전체 구조상부에 일정 두께의 제2전도층을 증착하고, 제2전도층 전극 마스크(d')를 이용해 제2전도층 전극(10)을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  2. 제1항에 있어서, 상기 제1절연막은 생략할 수 있는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
  3. 제1항에 있어서, 상기 제2게이트 전극 및 워드선겸 콘택 마스크는 콘택홀과 전극을 동시에 형성하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
  4. 제1항에 있어서, 상기 고농도 이온주입 공정을 생략함으로써, MOSFET의 문턱 전압을 높이고, 이웃하는 활성영역간의 누설전류와 핫 캐리어(Hot Carrier) 현상을 방지하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
  5. 제4항에 있어서, 상기 고농도 이온주입 공정을 생략함으로써, 제2전도층은 불순물이 주입된 다결정실리콘을 사용해서 불순물이 확산되도록 하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR93031912A 1993-12-31 1993-12-31 Contact forming method of semiconductor device KR970009617B1 (en)

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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0967640A3 (en) * 1998-06-25 2000-01-05 Siemens Aktiengesellschaft Method of making a self-aligned contact
US6710424B2 (en) 2001-09-21 2004-03-23 Airip RF chipset architecture
US6534405B1 (en) * 2001-10-01 2003-03-18 Taiwan Semiconductor Manufacturing Company Method of forming a MOSFET device featuring a dual salicide process
CN110890368A (zh) * 2018-09-07 2020-03-17 长鑫存储技术有限公司 半导体器件的制备方法和半导体器件

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2618011B1 (fr) * 1987-07-10 1992-09-18 Commissariat Energie Atomique Procede de fabrication d'une cellule de memoire
KR950000519B1 (ko) * 1991-02-28 1995-01-24 현대전자산업 주식회사 폴리실리콘층을 이용한 자기정렬콘택 제조방법
KR940006682B1 (ko) * 1991-10-17 1994-07-25 삼성전자 주식회사 반도체 메모리장치의 제조방법
US5283204A (en) * 1992-04-15 1994-02-01 Micron Semiconductor, Inc. Method of forming passivation oxidation for improving cell leakage and cell area
KR950011556B1 (ko) * 1992-07-03 1995-10-06 현대전자산업주식회사 반도체 접속장치 형성방법
KR960002064B1 (ko) * 1992-11-16 1996-02-10 현대전자산업주식회사 반도체 소자의 콘택 제조방법
US5378641A (en) * 1993-02-22 1995-01-03 Micron Semiconductor, Inc. Electrically conductive substrate interconnect continuity region and method of forming same with an angled implant

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