CN110890368A - 半导体器件的制备方法和半导体器件 - Google Patents
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Abstract
本发明实施例公开了一种半导体器件的制备方法和半导体器件。方法包括：提供具有多个有源区的衬底，有源区包括源漏极区，位线接触区，字线段和字线绝缘结构；在源漏极区上形成保护层，且保护层覆盖字线绝缘结构并具有在位线接触区上形成的接触通道，接触通道连通到位线接触区；形成缓冲材料层，覆盖保护层以及接触通道的侧壁；刻蚀缓冲材料层，保留缓冲材料层位于接触通道的侧壁的部分，以形成缓冲层，缓冲层再定义接触通道的宽度；在保护层上及接触通道内形成位线材料层，位线材料层还覆盖缓冲层；图案化位线材料层，以在所述接触通道之上形成高于保护层的位线层，位线层还具有一体形成在接触通道内的位线接触部。
Description
技术领域
本发明涉及半导体动态随机存储器(Dynamic Random Access Memory，DRAM)制造技术领域，特别涉及一种半导体器件的制备方法和使用该制备方法制备出的半导体器件。
背景技术
在动态随机存取存储器中，包括多个存储单元，其中，每个存储单元包含一个MOS晶体管和一个存储电容，MOS晶体管是金属氧化物半导体场效应晶体管(Metal-Oxide-Semi-conductor Field Effect Transistor)的简称。MOS晶体管通过与漏极连接的位线接触(Bit Line Contact)对存储电容进行充放电过程，所以位线接触的阻值大小影响着存储电容充放电的速度。目前的位线由多晶硅层和金属层形成。包括多晶硅层和金属层的位线，阻值较大，导致流过位线的电流较小，进而导致对存储电容的充放电速度较慢。
因此，如何降低位线的接触电阻，是本领域技术人员急需要解决的技术问题。
在背景技术中公开的上述信息仅用于加强对本发明的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。
发明内容
有鉴于此，本发明实施例提供了一种半导体器件的制备方法和使用该制备方法制备出的半导体器件，以至少解决背景技术中存在的技术问题。
本发明实施例的技术方案是这样实现的，根据本发明的实施例，提供了一种半导体器件的制备方法，包括如下步骤：
提供具有多个有源区的衬底，所述有源区包括源漏极区和在所述源漏极区之间的位线接触区，所述有源区在所述源漏极区和所述位线接触区之间设置字线段和掩埋所述字线段的字线绝缘结构，所述位线接触区相对凹陷于所述源漏极区；
在所述源漏极区上形成保护层，且所述保护层覆盖所述字线绝缘结构并具有在所述位线接触区上形成的接触通道，所述接触通道连通到所述位线接触区；
在所述接触通道内形成缓冲材料层，所述缓冲材料层覆盖所述保护层以及所述接触通道；
刻蚀所述缓冲材料层，包括去除所述缓冲材料层位于所述保护层上的部分以及位于所述接触通道底部的部分，而保留所述缓冲材料层位于所述接触通道的侧壁的部分，以形成缓冲层，所述缓冲层再定义所述接触通道的宽度；
在所述保护层上及所述接触通道内形成位线材料层，所述位线材料层还覆盖所述缓冲层；
图案化所述位线材料层，以在所述接触通道之上形成高于所述保护层的位线层，所述位线层还具有一体形成在所述接触通道内的位线接触部。
本发明实施例还提供一种半导体器件，包括：
具有多个有源区的衬底，所述有源区包括源漏极区和在所述源漏极区之间的位线接触区，所述有源区在所述源漏极区和所述位线接触区之间设置字线段和掩埋所述字线段的字线绝缘结构，所述位线接触区相对凹陷于所述源漏极区；
保护层，形成于所述源漏极区上，且所述保护层覆盖所述字线绝缘结构并具有在所述位线接触区上形成的接触通道，所述接触通道连通到所述位线接触区；
缓冲层，位于所述接触通道的侧壁，所述缓冲层再定义所述接触通道的宽度；以及
位线层，形成在所述接触通道之上且高于所述保护层，所述位线层还具有一体形成在所述接触通道内的位线接触部。
本发明实施例由于采用以上技术方案，其具有以下优点：在形成位线层的同时形成一体化的位线接触部，与背景技术中的传统技术相比，省略多晶硅层的位线接触部，在位线层的制作工艺中同时形成位线接触部，不再需要单独的形成位线接触部的步骤，同时位线层和位线接触部的连接更为紧密，阻值也较小；缓冲层一方面在形成位线材料层的过程中，起到了应力缓冲的作用，另一方面将位线接触部和字线段隔开，使得两者保持一定的距离，从而避免位线接触部过于接近所述字线段而造成漏电流或电性干扰。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1为本发明实施例一的半导体器件的制备方法的流程图；
图2为图1所示的制备方法在完成步骤S100示意图；
图3为图1所示的制备方法在完成步骤S200示意图；
图4为图1所示的制备方法在完成步骤S300示意图；
图5为图1所示的制备方法在完成步骤S400示意图；
图6为图1所示的制备方法在完成步骤S500示意图；
图7为图1所示的制备方法在完成步骤S600示意图；
图8为图1所示的制备方法在完成步骤S700示意图及半导体器件的示意图；
图9为图1所示的制备方法在完成步骤S800示意图；
图10为图1所示的制备方法中步骤S300中的示意图；
图11为图1所示的制备方法中步骤S700中的示意图；
图12为实施例三的制备方法在完成步骤S100'示意图；
图13为实施例三的制备方法在完成步骤S200'示意图；
图14为实施例三的制备方法在完成步骤S300'示意图；
图15为实施例三的制备方法在完成步骤S400'示意图；
图16为实施例三的制备方法在完成步骤S500'示意图；
图17为实施例三的制备方法在完成步骤S600'示意图；
图18为实施例三的制备方法在完成步骤S700'示意图及半导体器件的示意图；
图19为实施例三的制备方法在完成步骤S800'示意图；
图20为实施例三的制备方法中步骤S700'中的示意图。
附图标记说明：
100 衬底，
110 位线接触区，
120 源漏极区，
131 字线段，
132 字线绝缘结构，
200 保护层，
210 接触通道，
310 阻挡材料层，
311 阻挡层，
410 缓冲材料层，
411 缓冲层，
500 位线材料层，
510 位线接触部，
520 位线层，
600 遮罩，
700 间隔层。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
实施例一
本发明实施例一提供了一种半导体器件的制备方法，如图1所示，该方法可以包括如下步骤：
如图2所示，步骤S100：提供具有多个有源区的衬底100，所述有源区包括源漏极区120和在所述源漏极区之间的位线接触区110，所述有源区在所述源漏极区和所述位线接触区之间设置字线段(Word Line)131和掩埋所述字线段131的字线绝缘结构132，所述位线接触区相对凹陷于所述源漏极区；其中，字线段是字线在有源区中的线段；
如图3所示，步骤S200：在所述源漏极区上形成保护层200，且所述保护层200覆盖所述字线绝缘结构并具有在所述位线接触区上形成的接触通道210，所述接触通道连通到所述位线接触区；即所述保护层形成在所述源漏极区上且覆盖所述字线绝缘结构，并具有在所述位线接触区上形成的接触通道210，所述接触通道连通到所述位线接触区；
如图4所示，步骤S300：在所述位线接触区上形成阻挡层(Barrier layer)311，所述阻挡层311位于所述接触通道210内且覆盖所述位线接触区的上表面；
如图5所示，步骤S400：在所述接触通道210内形成缓冲材料层410，所述缓冲材料层覆盖所述保护层、所述阻挡层以及所述接触通道的侧壁；即形成缓冲材料层410，所述缓冲材料层410形成在所述接触通道内且覆盖所述保护层、所述阻挡层以及所述接触通道的侧壁；
如图6所示，步骤S500：刻蚀所述缓冲材料层，包括去除所述缓冲材料层位于所述保护层上的部分以及位于所述阻挡层上的部分，而保留所述缓冲材料层位于所述接触通道的侧壁的部分，以形成缓冲层(Buffer Layer)411，所述缓冲层411再定义所述接触通道210的宽度；
如图7所示，步骤S600：在所述保护层200上及所述接触通道210内形成位线材料层500，所述位线材料层还覆盖所述缓冲层411和所述阻挡层311；
如图8所示，步骤S700：图案化所述位线材料层，以在接触通道之上形成高于所述保护层200的位线层520，所述位线层520还具有一体形成在所述接触通道内的位线接触部510。
本发明实施例的半导体器件的制备方法可以用于制备半导体器件，尤其是例如DRAM等的存储单元器件(Array Device)。本发明实施例的半导体器件的制备方法，在形成位线层的同时形成一体化的位线接触部，与背景技术中的传统技术相比，省略多晶硅层，在位线层的制作工艺中同时形成位线接触部，不再需要单独的形成位线接触部的步骤，同时位线层和位线接触部的连接更为紧密，阻值也较小；缓冲层一方面在形成位线材料层的过程中，起到了应力缓冲的作用，另一方面将位线接触部和字线段隔开，使得两者保持一定的距离，从而避免位线接触部过于接近所述字线段而造成漏电流或电性干扰。阻挡层将位线接触部和位线接触区隔开，避免所述位线接触部和所述位线接触区直接接触造成的所述位线接触部向所述位线接触区的扩散。
关于缓冲层形成的位置，如图6和图8所示，所述缓冲层411位于所述阻挡层上，所述阻挡层的厚度范围为3～5纳米，其中，所述阻挡层用于避免所述位线接触部510和所述位线接触区直接接触造成的所述位线接触部510向所述位线接触区的扩散。
关于缓冲层的位置和作用，如图6和图8所示，所述缓冲层411贴附所述字线绝缘结构132和所述保护层200在所述接触通道210内的侧表面，所述缓冲层用于避免所述位线层520的所述位线接触部510过于接近所述字线段131而造成漏电流或电性干扰。
关于缓冲层材料的要求，所述缓冲层的材料包括但不限于氧化硅、氮化硅、氧化铝中的一种或任意组合。这样，缓冲层既能起到应力缓冲的作用，又能将位线接触部和字线段隔开。
关于缓冲层的厚度要求，所述缓冲层的厚度范围可以为3～5纳米。这个厚度范围的缓冲层，应力缓冲以及将位线接触部和字线段隔开的效果均较好。
由于位线层的材料可以采用金属。因此，所述阻挡层的材料采用能够导电且能阻挡金属扩散的材料，包括但不限于氮化钛、金属硅化物。这样，阻挡层既能导通所述位线接触区和位线接触部，又能避免位线接触部向位线接触区的扩散。关于阻挡层的形成，可以采用以下方式，先采用金属沉积形成金属层，之后金属层与硅材料的衬底相互作用，形成金属硅化物作为阻挡层。
如图8所示，所述位线层520覆盖所述缓冲层411在所述有源区上的上端面。形成的位线层的横截面面积较大，降低了位线层断线的几率。
所述半导体器件的制备方法还可以包括如图9所示的步骤：
步骤S800：形成间隔层700，间隔层覆盖所述保护层200和位线层520。间隔层700将位线层进行了保护，为半导体器件的后续制备步骤进行了准备。
作为一种可选的实施方式，步骤S300可以包括如下步骤：
如图10所示，形成覆盖所述保护层和填入所述接触通道的阻挡材料层310；
自所述阻挡材料层向下刻蚀，仅保留所述阻挡材料层位于所述位线接触区之上的一部分以形成所述阻挡层。
作为一种可选的实施方式，步骤S700可以包括如下步骤：
如图11所示，使用遮罩600遮盖所述位线材料层覆盖在所述位线接触区上的区域，以及遮盖所述位线材料层覆盖在所述保护层200上且连接相邻两个所述接触通道之间的位线的区域；
下面参考图11对“遮盖所述位线材料层覆盖在所述保护层200上且连接相邻两个所述接触通道之间的位线的区域”进行进一步说明，在垂直于图11所示剖面的方向具有多个间隔设置的接触通道，遮罩600遮盖的部分是：位线材料层覆盖在保护层200之上，且同时又连接相对于图11所示的剖面前后设置的相邻两个通道之间的作为位线的区域；
自所述位线材料层向下刻蚀，直至露出所述保护层，更使得所述位线材料层在所述接触通道之内的填充部分分离形成多个所述位线接触部510，并保留所述位线材料层在所述保护层上且连接在至少两个所述位线接触部上的线路部分，以形成所述位线层520；其中，接触通道和位线层520是交错线条。
下面参考图8对“接触通道和位线层是交错线条”进行进一步说明，在垂直于图8所示剖面的方向具有多个间隔设置的接触通道，进而在垂直于图8所示剖面的方向具有多个间隔设置的位线接触部510，而位线层520沿垂直于图8所示剖面的方向是连续延伸的，这样，就形成了在垂直于图8所示剖面的方向，长条形的位线层520下方连接有多个间隔设置的位线接触部510，即接触通道和位线层是交错线条。
这样，可以便捷地形成一体化的位线层和位线接触部。
实施例二
本发明实施例二提供一种实施例一的制备方法制备出的半导体器件，如图2、图6和图8所示，可以包括：
具有多个有源区的衬底100，所述有源区包括源漏极区120和在所述源漏极区之间的位线接触区110，所述有源区在所述源漏极区和所述位线接触区之间设置字线段131和掩埋所述字线段131的字线绝缘结构132，所述位线接触区相对凹陷于所述源漏极区；
保护层200，形成于所述源漏极区上，所述保护层覆盖所述字线绝缘结构并具有在所述位线接触区上形成的接触通道210，所述接触通道连通到所述位线接触区；即所述保护层覆盖所述源漏极区和所述字线绝缘结构，并具有在所述位线接触区上形成的接触通道210，所述接触通道连通到所述位线接触区；
阻挡层311，覆盖所述位线接触区；
缓冲层411，位于所述接触通道的侧壁，所述缓冲层411再定义所述接触通道210的宽度；其中，所述阻挡层311间隔于所述位线接触区和位线接触部510之间，且所述缓冲层411位于所述阻挡层上，以预先覆盖所述位线接触区在所述缓冲层下的部分；以及
位线层520，形成在所述接触通道之上且高于所述保护层200，且所述位线层520还具有一体形成在所述接触通道内的所述位线接触部510。
本发明实施例的半导体器件，位线层和位线接触部是一体化形成的，位线层和位线接触部连接更为紧密；缓冲层一方面起到了应力缓冲的作用，另一方面将位线接触部和字线段隔开，使得两者保持一定的距离，从而避免位线接触部510过于接近所述字线段131而造成漏电流或电性干扰；阻挡层将位线接触部和位线接触区隔开，避免所述位线接触部510和所述位线接触区直接接触造成的所述位线接触部510向所述位线接触区的扩散。
关于缓冲层形成的位置，如图8所示，所述缓冲层411贴附所述字线绝缘结构132和所述保护层200在所述接触通道210内的侧表面，所述缓冲层用于避免所述位线接触部510过于接近所述字线段131而造成漏电流或电性干扰。
关于缓冲层材料的要求，所述缓冲层的材料包括但不限于氧化硅、氮化硅、氧化铝等。这样，缓冲层既能起到应力缓冲的作用，又能将位线接触部和字线段隔开。
关于缓冲层的厚度要求，所述缓冲层的厚度范围可以为3～5纳米。这个厚度范围的缓冲层，应力缓冲以及将位线接触部和字线段隔开的效果均较好。
由于位线层的材料可以采用金属。因此，所述阻挡层的材料采用能够导电且能阻挡金属扩散的材料，包括但不限于氮化钛、金属硅化物。这样，阻挡层既能导通所述位线接触区和位线接触部，又能避免位线接触部向位线接触区的扩散。
关于阻挡层的厚度范围，阻挡层的厚度范围可以为3～5纳米，所述阻挡层用于避免所述位线接触部和所述位线接触区直接接触造成的所述位线接触部向所述位线接触区的扩散。这个厚度范围的阻挡层，导电性能和阻挡位线接触部向所述位线接触区扩散的性能都较好。
如图8所示，所述位线层520覆盖所述缓冲层411在所述有源区上的上端面。形成的位线层的横截面面积较大，降低了位线层断线的几率。
所述半导体器件还可以包括：
如图9所示，间隔层700，间隔层覆盖所述保护层200和位线层520。间隔层700将位线层进行了保护。
实施例三
本发明实施例三提供了一种半导体器件的制备方法，该方法可以包括如下步骤：
如图12所示，步骤S100'：提供具有多个有源区的衬底100，所述有源区包括源漏极区120和在所述源漏极区之间的位线接触区110，所述有源区在所述源漏极区和所述位线接触区之间设置字线段(Word Line)131和掩埋所述字线段131的字线绝缘结构132，所述位线接触区相对凹陷于所述源漏极区；其中，字线段是字线在有源区中的线段；
如图13所示，步骤S200'：在所述源漏极区上形成保护层200，且所述保护层200覆盖所述字线绝缘结构并具有在所述位线接触区上形成的接触通道210，所述接触通道连通到所述位线接触区；即所述保护层形成在所述源漏极区上且覆盖所述字线绝缘结构，并具有在所述位线接触区上形成的接触通道210，所述接触通道连通到所述位线接触区；
如图14所示，步骤S300'：在所述接触通道内形成缓冲材料层410，所述缓冲材料层覆盖所述保护层，所述位线接触区和所述接触通道的侧壁；即形成缓冲材料层410，所述缓冲材料层410形成在所述接触通道内且覆盖所述保护层，所述位线接触区和所述接触通道的侧壁；
如图15所示，步骤S400'：刻蚀所述缓冲材料层，包括去除所述缓冲材料层位于所述保护层上的部分以及位于所述位线接触区中间的部分，而保留所述缓冲材料层位于所述接触通道的侧壁的部分，以形成缓冲层(Buffer Layer)411，所述缓冲层411再定义所述接触通道210的宽度；
如图16所示，步骤S500'：在所述位线接触区未被所述缓冲层覆盖的部分形成阻挡层(Barrier layer)311，所述阻挡层311位于所述接触通道210内；
如图17所示，步骤S600'：在所述保护层200上及所述接触通道210内形成位线材料层500，所述位线材料层还覆盖所述缓冲层411和所述阻挡层311；
如图18所示，步骤S700'：图案化所述位线材料层，以在所述接触通道之上形成高于所述保护层200的位线层520，所述位线层520还具有一体形成在所述接触通道内的位线接触部510。
本发明实施例的半导体器件的制备方法可以用于制备半导体器件，尤其是DRAM等的存储单元器件(Array Device)。本发明实施例的半导体器件的制备方法，在形成位线层的同时形成一体化的位线接触部，与背景技术中的传统技术相比，省略多晶硅层的位线接触部，在位线层的制作工艺中同时形成位线接触部，不再需要单独的形成位线接触部的步骤，同时位线层和位线接触部的连接更为紧密，阻值也较小；缓冲层一方面在形成位线材料层的过程中，起到了应力缓冲的作用，另一方面将位线接触部和字线段隔开，使得两者保持一定的距离，从而避免位线接触部过于接近所述字线段而造成漏电流或电性干扰；阻挡层将位线接触部和位线接触区隔开，避免所述位线接触部和所述位线接触区直接接触造成的所述位线接触部向所述位线接触区的扩散。
本实施例三是先形成缓冲层，再形成阻挡层；而实施例一是先形成阻挡层，再形成缓冲层。
关于阻挡层形成的位置，如图15和图18所示，所述阻挡层形成于所述缓冲层411之间，所述阻挡层的厚度范围为3～5纳米，所述阻挡层用于避免所述位线接触部510和所述位线接触区直接接触造成的所述位线接触部510向所述位线接触区的扩散。
关于缓冲层形成的位置，如图15和图18所示，所述缓冲层411贴附所述字线绝缘结构132和所述保护层200在所述接触通道210内的侧表面，所述缓冲层用于避免所述位线接触部510过于接近所述字线段131而造成漏电流或电性干扰。
关于缓冲层材料的要求，所述缓冲层的材料包括但不限于氧化硅、氮化硅、氧化铝中的一种或任意组合。这样，缓冲层既能起到应力缓冲的作用，又能将位线接触部和字线段隔开。
关于缓冲层的厚度要求，所述缓冲层的厚度范围可以为3～5纳米。这个厚度范围的缓冲层，应力缓冲以及将位线接触部和字线段隔开的效果均较好。
由于位线层的材料可以采用金属。因此，所述阻挡层的材料采用能够导电且能阻挡金属扩散的材料，包括但不限于氮化钛、金属硅化物。这样，阻挡层既能导通所述位线接触区和位线接触部，又能避免位线接触部向位线接触区的扩散。关于阻挡层的形成，可以采用以下方式，先采用金属沉积形成金属层，之后金属层与硅材料的衬底相互作用，形成金属硅化物作为阻挡层。
如图18所示，所述位线层520覆盖所述缓冲层411在所述有源区上的上端面。形成的位线层的横截面面积较大，降低了位线层断线的几率。
所述半导体器件的制备方法还可以包括如图19所示的步骤：
步骤S800'：形成间隔层700，间隔层覆盖所述保护层200和位线层520。间隔层700将位线层进行了保护，为半导体器件的后续制备步骤进行了准备。
作为一种可选的实施方式，步骤S700'可以包括如下步骤：
如图20所示，使用遮罩600遮盖所述位线材料层位于所述位线接触区上的区域，以及遮盖所述位线材料层覆盖在所述保护层200上且连接相邻两个所述接触通道之间的位线的区域；
下面参考图20对“遮盖所述位线材料层覆盖在所述保护层200上且连接相邻两个所述接触通道之间的位线的区域”进行进一步说明，在垂直于图20所示剖面的方向具有多个间隔设置的接触通道，遮罩600遮盖的部分是：位线材料层覆盖在保护层200之上，且同时又连接相对于图20所示的剖面前后设置的相邻两个通道之间的作为位线的区域；
自所述位线材料层向下刻蚀，直至露出所述保护层，更使得所述位线材料层在所述接触通道之内的填充部分分离形成多个所述位线接触部510，并保留所述位线材料层在所述保护层上且连接在至少两个所述位线接触部上的线路部分，以形成所述位线层520；其中，接触通道和位线层520是交错线条。
下面参考图18对“接触通道和位线层是交错线条”进行进一步说明，在垂直于图18所示剖面的方向具有多个间隔设置的接触通道，进而在垂直于图18所示剖面的方向具有多个间隔设置的位线接触部510，而位线层520沿垂直于图8所示剖面的方向是连续延伸的，这样，就形成了在垂直于图18所示剖面的方向，长条形的位线层520下方连接有多个间隔设置的位线接触部510，即接触通道和位线层是交错线条。
这样，可以便捷地形成一体化的位线层和位线接触部。
实施例四
本发明实施例四提供一种实施例三的制备方法制备出的半导体器件，如图12、图16和图18所示，可以包括：
具有多个有源区的衬底100，所述有源区包括源漏极区120和在所述源漏极区之间的位线接触区110，所述有源区在所述源漏极区和所述位线接触区之间设置字线段131和掩埋所述字线段131的字线绝缘结构132，所述位线接触区相对凹陷于所述源漏极区；
保护层200，形成于所述源漏极区上，所述保护层覆盖所述字线绝缘结构并具有在所述位线接触区上形成的接触通道210，所述接触通道连通到所述位线接触区；即所述保护层覆盖所述源漏极区和所述字线绝缘结构，并具有在所述位线接触区上形成的接触通道210，所述接触通道连通到所述位线接触区；
缓冲层411，位于所述接触通道的侧壁，所述缓冲层411再定义所述接触通道210的宽度；
阻挡层311，覆盖所述位线接触区未被所述缓冲层覆盖的部分；其中，阻挡层311间隔于所述位线接触区和所述位线接触部510之间，且所述阻挡层形成于所述缓冲层411之间，以覆盖所述位线接触区未被所述缓冲层覆盖的部分；以及
位线层520，形成在所述接触通道之上且高于所述保护层200，所述位线层520还具有一体形成在所述接触通道内的位线接触部510。
本发明实施例的半导体器件，位线层和位线接触部是一体化形成的，位线层和位线接触部连接更为紧密；缓冲层一方面起到了应力缓冲的作用，另一方面将位线接触部和字线段隔开，使得两者保持一定的距离，从而避免位线接触部510过于接近所述字线段131而造成漏电流或电性干扰；阻挡层将位线接触部和位线接触区隔开，避免所述位线接触部510和所述位线接触区直接接触造成的所述位线接触部510向所述位线接触区的扩散。
关于缓冲层形成的位置，如图18所示，所述缓冲层411贴附所述字线绝缘结构132和所述保护层200在所述接触通道210内的侧表面，所述缓冲层用于避免所述位线层520的所述位线接触部510过于接近所述字线段131而造成漏电流或电性干扰。
关于缓冲层材料的要求，所述缓冲层的材料包括但不限于氧化硅、氮化硅、氧化铝等。这样，缓冲层既能起到应力缓冲的作用，又能将位线接触部和字线段隔开。
关于缓冲层的厚度要求，所述缓冲层的厚度范围可以为3～5纳米。这个厚度范围的缓冲层，应力缓冲以及将位线接触部和字线段隔开的效果均较好。
由于位线层的材料可以采用金属。因此，所述阻挡层的材料采用能够导电且能阻挡金属扩散的材料，包括但不限于氮化钛、金属硅化物。这样，阻挡层既能导通所述位线接触区和位线接触部，又能避免位线接触部向位线接触区的扩散。
关于阻挡层的厚度范围，阻挡层的厚度范围可以为3～5纳米，所述阻挡层用于避免所述位线接触部和所述位线接触区直接接触造成的所述位线接触部向所述位线接触区的扩散。这个厚度范围的阻挡层，导电性能和阻挡位线接触部向所述位线接触区扩散的性能都较好。
如图18所示，所述位线层520覆盖所述缓冲层411在所述有源区上的上端面。形成的位线层的横截面面积较大，降低了位线层断线的几率。
所述半导体器件还可以包括：
如图19所示，间隔层700，间隔层覆盖所述保护层200和位线层520。间隔层700将位线层进行了保护。
在本发明及其实施例的描述中，需要理解的是，术语“顶”、“底”、“高度”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明及其实施例中，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明及其实施例中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
上文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，上文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (17)
1.一种半导体器件的制备方法，其特征在于，包括如下步骤：
提供具有多个有源区的衬底，所述有源区包括源漏极区和在所述源漏极区之间的位线接触区，所述有源区在所述源漏极区和所述位线接触区之间设置字线段和掩埋所述字线段的字线绝缘结构，所述位线接触区相对凹陷于所述源漏极区；
在所述源漏极区上形成保护层，且所述保护层覆盖所述字线绝缘结构并具有在所述位线接触区上形成的接触通道，所述接触通道连通到所述位线接触区；
在所述接触通道内形成缓冲材料层，所述缓冲材料层覆盖所述保护层以及所述接触通道；
刻蚀所述缓冲材料层，包括去除所述缓冲材料层位于所述保护层上的部分以及位于所述接触通道底部的部分，而保留所述缓冲材料层位于所述接触通道的侧壁的部分，以形成缓冲层，所述缓冲层再定义所述接触通道的宽度；
在所述保护层上及所述接触通道内形成位线材料层，所述位线材料层还覆盖所述缓冲层；
图案化所述位线材料层，以在所述接触通道之上形成高于所述保护层的位线层，所述位线层还具有一体形成在所述接触通道内的位线接触部。
2.根据权利要求1所述的半导体器件的制备方法，其特征在于，在所述接触通道内形成缓冲材料层的步骤之前，还包括：
在所述位线接触区上形成阻挡层，所述阻挡层位于所述接触通道内且覆盖所述位线接触区的上表面。
3.根据权利要求2所述的半导体器件的制备方法，其特征在于，所述缓冲层位于所述阻挡层上，所述阻挡层的厚度范围为3～5纳米，所述阻挡层用于避免所述位线接触部和所述位线接触区直接接触造成的所述位线接触部向所述位线接触区的扩散。
4.根据权利要求1所述的半导体器件的制备方法，其特征在于，在所述保护层上及所述接触通道内形成位线材料层的步骤之前，还包括：
在所述位线接触区未被所述缓冲层覆盖的部分形成阻挡层，所述阻挡层位于所述接触通道内。
5.根据权利要求4所述的半导体器件的制备方法，其特征在于，所述阻挡层形成于所述缓冲层之间，所述阻挡层的厚度范围为3～5纳米，所述阻挡层用于避免所述位线接触部和所述位线接触区直接接触造成的所述位线接触部向所述位线接触区的扩散。
6.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述缓冲层贴附所述字线绝缘结构和所述保护层在所述接触通道内的侧表面，所述缓冲层用于避免所述位线层的所述位线接触部过于接近所述字线段而造成漏电流或电性干扰。
7.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述缓冲层的厚度范围为3～5纳米，所述缓冲层的材料包括氧化硅、氮化硅、氧化铝中的一种或任意组合。
8.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述位线层覆盖所述缓冲层在所述有源区上的上端面。
9.根据权利要求2所述的半导体器件的制备方法，其特征在于，在所述位线接触区上形成阻挡层的步骤包括：
形成覆盖所述保护层和填入所述接触通道的阻挡材料层；
自所述阻挡材料层向下刻蚀，仅保留所述阻挡材料层位于所述位线接触区之上的一部分以形成所述阻挡层。
10.根据权利要求1至9任一所述的半导体器件的制备方法，其特征在于，图案化所述位线材料层，以在所述接触通道之上形成高于所述保护层的位线层的步骤包括：
使用遮罩遮盖所述位线材料层覆盖在所述位线接触区上的区域，以及遮盖所述位线材料层覆盖在所述保护层上且连接相邻两个所述接触通道之间的位线的区域；
自所述位线材料层向下刻蚀，直至露出所述保护层，更使得所述位线材料层在所述接触通道之内的填充部分分离形成多个所述位线接触部，并保留所述位线材料层在所述保护层上且连接在至少两个所述位线接触部上的线路部分，以形成所述位线层。
11.一种半导体器件，其特征在于，包括：
具有多个有源区的衬底，所述有源区包括源漏极区和在所述源漏极区之间的位线接触区，所述有源区在所述源漏极区和所述位线接触区之间设置字线段和掩埋所述字线段的字线绝缘结构，所述位线接触区相对凹陷于所述源漏极区；
保护层，形成于所述源漏极区上，且所述保护层覆盖所述字线绝缘结构并具有在所述位线接触区上形成的接触通道，所述接触通道连通到所述位线接触区；
缓冲层，位于所述接触通道的侧壁，所述缓冲层再定义所述接触通道的宽度；以及
位线层，形成在所述接触通道之上且高于所述保护层，且所述位线层还具有一体形成在所述接触通道内的位线接触部。
12.根据权利要求11所述的半导体器件，其特征在于，还包括阻挡层，间隔于所述位线接触区和所述位线接触部之间，且所述缓冲层位于所述阻挡层上，以预先覆盖所述位线接触区在所述缓冲层下的部分。
13.根据权利要求11所述的半导体器件，其特征在于，还包括阻挡层，间隔于所述位线接触区和所述位线接触部之间，且所述阻挡层形成于所述缓冲层之间，以覆盖所述位线接触区未被所述缓冲层覆盖的部分。
14.根据权利要求11所述的半导体器件，其特征在于，所述缓冲层贴附所述字线绝缘结构和所述保护层在所述接触通道内的侧表面，所述缓冲层用于避免所述位线层的所述位线接触部过于接近所述字线段而造成漏电流或电性干扰。
15.根据权利要求11所述的半导体器件，其特征在于，所述缓冲层的厚度范围为3～5纳米，所述缓冲层的材料包括氧化硅，氮化硅，氧化铝中的一种或任意组合。
16.根据权利要求12或13所述的半导体器件，其特征在于，所述阻挡层的厚度范围为3～5纳米，所述阻挡层用于避免所述位线接触部和所述位线接触区直接接触造成的所述位线接触部向所述位线接触区的扩散。
17.根据权利要求11至15任一所述的半导体器件，其特征在于，所述位线层覆盖所述缓冲层在所述有源区上的上端面。
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