CN107492550A - 存储器、其制造方法及半导体器件 - Google Patents

Abstract

本发明提供了一种存储器、其制造方法及半导体器件，在进行刻蚀以在单元区域形成位线前，就通过保护层对位线插塞(的侧面)进行保护，由此刻蚀形成位线时，虽然单元区域和外围区域的刻蚀深度不同，但不会对单元区域中的位线插塞产生侧刻蚀，从而避免了位线插塞的电阻值增加。

Description

存储器、其制造方法及半导体器件

技术领域

本发明涉及半导体制造技术领域，特别涉及一种存储器、其制造方法及半导体器件。

背景技术

存储器包括单元区域及位于所述单元区域外的外围区域，所述单元区域中形成有多个存储单元，所述外围区域中形成有控制所述存储单元的外围电路。所述存储单元主要包括电容器及晶体管，其中，所述电容器用以存储数据，所述晶体管用以控制对所述电容器中存储的数据的存取。具体的，所述存储器的字线(word line)电连接至所述晶体管的栅极，所述字线控制所述晶体管的开关；并且，所述晶体管的源极电连接至位线(bit line)，以形成电流传输通路；同时，所述晶体管的漏极电连接至所述电容器，以达到数据存储或输出的目的。

其中，所述晶体管的源极通过位线插塞(bit line contact)电连接至所述位线。通过现有工艺所形成的位线插塞存在电阻值偏大的问题，如何改善这一现象成了本领域技术人员需要解决的一个问题。

发明内容

本发明的目的在于提供一种存储器、其制造方法及半导体器件，以解决通过现有工艺所形成的位线插塞存在电阻值偏大的问题。

为解决上述技术问题，本发明提供一种存储器的制造方法，所述存储器的制造方法包括：

提供一衬底，所述衬底包括一单元区域及位于所述单元区域外的一外围区域，所述单元区域的衬底上形成有一介质层，所述介质层中形成有一位线接触开口，所述外围区域的衬底上形成有一导电层，所述导电层的底面不高于所述介质层的顶面；

形成一保护层，所述保护层覆盖所述位线接触开口的至少部分侧面；

填充所述位线接触开口，以在所述位线接触开口中形成一位线插塞；

形成一位线材料层，所述位线材料层覆盖所述位线插塞、所述介质层及所述导电层；

刻蚀所述位线材料层及所述导电层，以在所述单元区域由所述位线材料层形成一位线，所述位线与所述位线插塞电连接，并在所述外围区域由所述导电层形成一第一导线；及

形成一填充层，所述填充层填充所述位线插塞和所述介质层之间的间隙。

可选的，在所述的存储器的制造方法中，在形成所述保护层的步骤之前，所述存储器的制造方法还包括：

形成一位线插塞材料层，所述位线插塞材料层覆盖所述位线接触开口、所述介质层及所述导电层；及

回刻蚀所述位线插塞材料层，去除所述介质层及所述导电层表面的所述位线插塞材料层以及去除所述位线接触开口中的部分厚度的所述位线插塞材料层，剩余的所述位线插塞材料层覆盖所述位线接触开口的底面及靠近所述底面的部分侧面。

可选的，在所述的存储器的制造方法中，在形成所述保护层的步骤中，所述保护层位于剩余的所述位线插塞材料层上并覆盖未被所述位线插塞材料层覆盖的部分侧面。

可选的，在所述的存储器的制造方法中，所述位线插塞和所述保护层的刻蚀选择比大于等于10，所述保护层的截面宽度为5nm～10nm。

可选的，在所述的存储器的制造方法中，所述保护层的材料为氮化物，所述位线插塞及所述导电层的材料均为多晶硅。

可选的，在所述的存储器的制造方法中，形成所述填充层的步骤中，所述填充层还形成于所述衬底上，并覆盖所述位线、所述第一导线及所述介质层。

可选的，在所述的存储器的制造方法中，所述位线接触开口自所述介质层的表面深入至所述衬底，其中，所述位线接触开口在所述衬底中的部分的深度为 10nm～15nm。

可选的，在所述的存储器的制造方法中，在刻蚀所述位线材料层及所述导电层的步骤中，刻蚀所述位线材料层时，在所述外围区域由所述位线材料层形成一第二导线，所述第二导线与所述导电层电连接，在刻蚀所述导电层之后，所述第一导线叠置于所述第二导线之下。

可选的，在所述的存储器的制造方法中，在刻蚀所述位线材料层及所述导电层的步骤中，刻蚀所述位线材料层时，所述保护层被移除，以显露出所述位线插塞和所述介质层之间的所述间隙。

可选的，在所述的存储器的制造方法中，在刻蚀所述位线材料层及所述导电层的步骤中，刻蚀所述导电层时，同时刻蚀所述位线插塞的侧缘，以加深所述位线插塞和所述介质层之间的所述间隙的深度，所述间隙的底部显露所述衬底的隔离结构。

本发明还提供一种存储器，所述存储器包括：

一衬底，包括一单元区域及位于所述单元区域外的一外围区域，所述单元区域的衬底上形成有一介质层，所述介质层中形成有一位线接触开口；

一位线插塞，位于所述位线接触开口中；

一位线，位于所述单元区域并与所述位线插塞电连接；

一第一导线，位于所述外围区域，所述第一导线的底面不高于所述介质层的顶面；及

一填充层，填充所述位线插塞和所述介质层之间的间隙。

可选的，在所述的存储器中，所述填充层的截面宽度为5nm～10nm。

可选的，在所述的存储器中，所述位线接触开口自所述介质层的表面深入至所述衬底，其中，所述位线接触开口在所述衬底中的部分的深度为10nm～15nm。

可选的，在所述的存储器中，所述保护层的材料为氮化物，所述位线插塞及所述第一导线的材料均为多晶硅。

可选的，在所述的存储器中，所述填充层还形成于所述衬底上，并覆盖所述位线、所述第一导线及所述介质层。

可选的，在所述的存储器中，在所述位线插塞和所述介质层之间的所述间隙具有刻蚀加深深度，使所述间隙的底部显露所述衬底的隔离结构，所述填充层连接所述隔离结构。

本发明还提供一种半导体器件，所述半导体器件包括：

一衬底，包括一第一区域及位于所述第一区域外的一第二区域，所述第一区域的衬底上形成有一介质层，所述介质层中形成有一开口；

一多晶硅插塞，位于所述开口中；

一第一区导线，位于所述第一区域中并与所述多晶硅插塞电连接；

一第二区导线，位于所述第二区域中，所述第二区导线包含一多晶硅层，其底面低于所述第一区导线的底面；及

一填充层，填充所述多晶硅插塞和所述介质层之间的间隙。

可选的，在所述的半导体器件中，在所述多晶硅插塞和所述介质层之间的所述间隙具有刻蚀加深深度，使所述间隙的底部显露所述衬底的隔离结构，所述填充层连接所述隔离结构。

可选的，在所述的半导体器件中，所述填充层还形成于所述衬底上，并覆盖所述第一区导线、所述第二区导线及所述介质层。

发明人发现，导致通过现有工艺所形成的位线插塞存在电阻值偏大问题的原因在于：在刻蚀形成位线时，单元区域和外围区域的刻蚀深度不同，外围区域的刻蚀深度较单元区域的刻蚀深度深，由此将对单元区域中的位线插塞产生侧刻蚀，从而就导致了位线插塞的电阻值增加，即使得所形成的位线插塞存在电阻值(相对于设计值)偏大的问题。

在本发明提供的存储器、其制造方法及半导体器件中，在进行刻蚀形成位线前，就通过保护层对位线插塞(的侧面)进行保护，由此刻蚀形成位线时，虽然单元区域和外围区域的刻蚀深度不同，但不会对单元区域中的位线插塞产生侧刻蚀，从而避免了位线插塞的电阻值增加。

附图说明

图1是一存储器的剖面示意图；

图2是本发明实施例的存储器的制造方法中提供一衬底后的剖面示意图；

图3是本发明实施例的存储器的制造方法中形成一位线插塞材料层后的剖面示意图；

图4是本发明实施例的存储器的制造方法中回刻蚀所述位线插塞材料层后的剖面示意图；

图5是本发明实施例的存储器的制造方法中形成一保护层后的剖面示意图；

图6是本发明实施例的存储器的制造方法中形成位线插塞后的剖面示意图；

图7是本发明实施例的存储器的制造方法中形成一位线材料层后的剖面示意图；

图8是本发明实施例的存储器的制造方法中形成位线和第二导线后的剖面示意图；

图9是本发明实施例的存储器的制造方法中形成第一导线后的剖面示意图；

图10是本发明实施例的存储器的制造方法中形成一填充层后的剖面示意图；

图11是本发明实施例的存储器中单元区域的平面示意图；

其中，10-衬底；10a-单元区域；10b-外围区域；11-介质层；12-位线接触开口；13-位线插塞；130-(位线插塞的)侧面；14-位线；15-第一导线；16- 第二导线；

20-衬底；20a-单元区域；20b-外围区域；21-介质层；22-位线接触开口；23- 导电层；24a-沟槽隔离；24b-沟槽隔离；25a-隔离层；25b-隔离层；26-掩埋字线； 27-栅电介质层；28-位线插塞材料层；29-保护层；30-位线插塞；31-位线材料层； 310-氧化钛层；311-钨金属层；32-位线；330-第二导线；331-第一导线；340-第一掩膜层；341-第二掩膜层；35-间隙；36-填充层。

具体实施方式

以下结合附图和具体实施例对本发明提出的存储器、其制造方法及半导体器件作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

首先，请参考图1，其为一存储器的剖面示意图。如图1所示，所述存储器 1包括：

一衬底10，所述衬底10包括一单元区域10a及位于所述单元区域10a外的一外围区域10b，所述单元区域10a的衬底上形成有一介质层11，所述介质层 11中形成有一位线接触开口12；

一位线插塞13，所述位线插塞13位于所述位线接触开口12中；

一位线14，所述位线14位于所述单元区域10a并与所述位线插塞13电连接；及

一第一导线15，所述第一导线15位于所述外围区域10b，所述第一导线15 的底面不高于所述介质层11的顶面。在此，所述第一导线15的底面低于所述位线14的底面。进一步的，所述存储器1还包括第二导线16，所述第一导电15 叠置于所述第二导电16之下。

在现有技术中，为了简化工艺、降低成本，所述位线14、所述第二导线16 和所述第一导线15是在同一工艺步骤中形成的，同时，所形成的所述第一导线 15的底面低于所述位线14的底面。也就是说，在刻蚀形成所述位线14时，单元区域10a和外围区域10b的刻蚀深度不同，外围区域10b的刻蚀深度较单元区域10a的刻蚀深度深，由此将对单元区域10a中的位线插塞13产生侧刻蚀，使得位线插塞13的侧面130不再平整、存在凹凸不平的情况，从而就导致了位线插塞13的电阻值增加，即使得所形成的位线插塞13存在电阻值(相对于设计值)偏大的问题。

针对上述问题，发明人提出了一种存储器及其制造方法，在进行刻蚀形成位线前，就通过保护层对位线插塞(的侧面)进行保护，由此刻蚀形成位线时，虽然单元区域和外围区域的刻蚀深度不同，但不会对单元区域中的位线插塞产生侧刻蚀，从而避免了位线插塞的电阻值增加。也就是说，在本申请提出的存储器的制造方法中，单元区域的位线和外围区域的第二导线和第一导线仍旧能够在同一工艺步骤中形成，即在工艺流程上，仍旧能够简化工艺、降低成本，同时，在形成存储器的过程中(具体在形成位线、第二导线和第一导线的过程中)避免了对于位线插塞的侧刻蚀，从而使得所形成的位线插塞具有很好的侧面形貌，同时避免了位线插塞电阻值的增加。

接下去，将结合图2至图11，对本申请实施例提供的存储器及其制造方法作进一步描述。

首先，请参考图2，其为本发明实施例的存储器的制造方法中提供一衬底后的剖面示意图。如图2所示，提供一衬底20，所述衬底20包括一单元区域20a 及位于所述单元区域20a外的一外围区域20b，所述单元区域20a的衬底上形成有一介质层21，所述介质层21中形成有一位线接触开口22，所述外围区域20b 的衬底上形成有一导电层23，所述导电层23的底面不高于所述介质层21的顶面。

其中，所述导电层23的底面指所述导电层23靠近所述衬底20的一表面，所述介质层21的顶面指所述介质层21远离所述衬底20的一表面。

优选的，所述介质层21的顶面与所述导电层23的顶面处于同一高度，即此时的半导体结构的表面(主要指介质层21和导电层23的顶面所构成的表面) 是一个(基本)平整的表面，从而便于后续工艺的施行。其中，所述介质层21 的材料可以是氧化硅、氮化硅、低K材料等或者他们的组合。

请继续参考图2，在本申请实施例中，所述单元区域20a中形成有沟槽隔离 24a，所述沟槽隔离24a用于隔离多个存储单元。在此，相邻两个沟槽隔离24a 之间为一个存储单元。其中，所述沟槽隔离24a的材料可以为氮化硅、氧化硅或者它们的组合。进一步的，所述单元区域20a的衬底表面覆盖有隔离层25a，所述隔离层25a的材料与所述沟槽隔离24a的材料相同。

所述单元区域20a中还形成有掩埋字线26，进一步的，相邻两个沟槽隔离 24之间(即一个存储单元中)形成有两条掩埋字线26。其中，所述掩埋字线26 的材料可以为钨(W)、钛(Ti)、镍(Ni)、铝(Al)、铂(Pt)、氧化钛(TiO₂)、 N型多晶硅、P型多晶硅等或者它们的组合；所述掩埋字线26可以通过原子沉积(ALD)或者化学气相沉积(CVD)等工艺形成。所述掩埋字线26可形成在栅电介质层27上，所述栅电介质层27的材料可以为高K材料、氧化物、氮化物、氮氧化物或者它们的组合。其中，高K材料可以是具有比氧化物或氮化物高的介电常数的电介质材料。例如，高k材料可以包括二氧化铪(HfO₂)、硅酸铪(HfSiO)、氮化硅酸铪(HfSiON)或它们的组合。所述栅电介质层27也可以通过原子沉积(ALD)或者化学气相沉积(CVD)等工艺形成。

在本申请实施例中，所述介质层21覆盖所述沟槽隔离24a、所述掩埋字线 26及所述隔离层25a露出的表面。所述介质层21中形成有一位线接触开口22，进一步的，所述位线接触开口22位于两条所述掩埋字线26之间。优选的，所述位线接触开口22自所述介质层21的表面深入至所述衬底20中，其中，所述位线接触开口22在所述衬底20中的部分的深度为10nm～15nm，即所述位线接触开口22深入至所述衬底20中10nm～15nm。由此，能够提高所形成的存储器的可靠性及电学性能。在此，所述位线接触开口22可通过刻蚀所述介质层21而形成。

请继续参考图2，在本申请实施例中，所述外围区域20b中形成有沟槽隔离 24b，所述沟槽隔离24b的材料可以为氮化硅、氧化硅或者它们的组合。所述沟槽隔离24b可以实现所述外围区域20b和所述单元区域20a之间的隔离。进一步的，所述外围区域20b的衬底表面覆盖有隔离层25b，所述隔离层25b的材料与所述沟槽隔离24b的材料相同。其中，所述单元区域20a中的沟槽隔离24a和隔离层25a与所述外围区域20b中的沟槽隔离24b和隔离层25b同时形成且处于同一高度。

在此，所述导电层23位于所述隔离层25b上。其中，所述导电层23的材料可以为掺杂的多晶硅或者未掺杂的多晶硅等；当所述导电层23为掺杂的多晶硅时，其可以是P型掺杂，也可以是N型掺杂。所述导电层23可以通过原子沉积(ALD)或者化学气相沉积(CVD)等工艺形成。

在本申请实施例中，在形成一保护层之前，先执行如下步骤：形成一位线插塞材料层，所述位线插塞材料层覆盖所述位线接触开口、所述介质层及所述导电层；及回刻蚀所述位线插塞材料层，去除所述介质层及所述导电层表面的所述位线插塞材料层以及去除所述位线接触开口中的部分厚度的所述位线插塞材料层，剩余的所述位线插塞材料层覆盖所述位线接触开口的底面及靠近所述底面的部分侧面。

具体的，请参考图3，其为本发明实施例的存储器的制造方法中形成一位线插塞材料层后的剖面示意图。如图3所示，形成一位线插塞材料层28，所述位线插塞材料层28覆盖所述位线接触开口22、所述介质层21及所述导电层23。在此，在整个衬底20上形成一位线插塞材料层28，所述位线插塞材料层28填充所述位线接触开口22并覆盖了所述介质层21及所述导电层23。其中，所述位线插塞材料层28可以通过原子沉积(ALD)或者化学气相沉积(CVD)等工艺形成。进一步的，所述位线插塞材料层28的材料可以为掺杂的多晶硅或者未掺杂的多晶硅等。当所述位线插塞材料层28的材料为掺杂的多晶硅时，其可以是P型掺杂，也可以是N型掺杂；优选的，所述位线插塞材料层28的掺杂浓度较所述导电层23的掺杂浓度高。

图4为本发明实施例的存储器的制造方法中回刻蚀所述位线插塞材料层后的剖面示意图。如图4所示，在本申请实施例中，接着回刻蚀所述位线插塞材料层28，去除所述介质层21及所述导电层23表面的所述位线插塞材料层28以及去除所述位线接触开口22中的部分厚度的所述位线插塞材料层28，剩余的所述位线插塞材料层28覆盖所述位线接触开口22的底面及靠近所述底面的部分侧面，即剩余的所述位线插塞材料层28填充所述位线接触开口22的底部。优选的，剩余的所述位线插塞材料层28的厚度为5nm～15nm。

在本申请实施例中，通过形成位线插塞材料层28及回刻蚀所述位线插塞材料层28，从而在所述位线接触开口22的底部形成一定厚度的所述位线插塞材料层28，由此既便于后续保护层的形成，即可以方便的调整所形成的保护层的厚度；又能够提高后续填充位线接触开口以形成位线插塞的成膜质量。

接着，请参考图5，其为本发明实施例的存储器的制造方法中形成一保护层后的剖面示意图。如图5所示，形成一保护层29，所述保护层29覆盖所述位线接触开口22的至少部分侧面(在此，所述位线接触开口22的侧面指与所述位线接触开口22的底面连接的一表面，所述位线接触开口22的底面指所述位线接触开口22靠近所述衬底20的一表面)。具体的，所述保护层29可以覆盖所述位线接触开口22的整个侧面；或者，所述保护层29覆盖所述位线接触开口 22靠近顶部的部分侧面。在本申请实施例中，所述保护层29覆盖所述位线接触开口22靠近顶部的部分侧面，进一步的，所述保护层29位于剩余的所述位线插塞材料层28上并覆盖未被所述位线插塞材料层28覆盖的部分侧面。即在此，所述保护层29的厚度由所述位线接触开口22的深度及剩余的所述位线插塞材料层28的厚度所决定，更进一步的，是由所述位线接触开口22的深度及剩余的所述位线插塞材料层28的厚度的差值所决定。

其中，所述保护层29具体可通过如下工艺形成：先形成一保护材料层，所述保护材料层覆盖所述位线接触开口22、所述介质层21及所述导电层23；接着，刻蚀所述保护材料层，去除所述介质层21及所述导电层23上的保护材料层以及所述位线接触开口22中的部分保护材料层，以形成保护层29。

优选的，所述保护层29的截面宽度为5nm～10nm。请继续参考图5，即所述保护层29沿着水平方向的截面宽度为5nm～10nm，也即所述保护层29自靠近所述位线接触开口22侧边的一边至远离所述位线接触开口22侧边的另一边之间的距离为5nm～10nm。在此，通过将所述保护层29的截面宽度设计在 5nm～10nm，能够最佳的实现对于后续形成的位线插塞的保护，防止位线插塞发生侧刻蚀。

接着，请参考图6，其为本发明实施例的存储器的制造方法中形成位线插塞后的剖面示意图。如图6所述，填充所述位线接触开口22，以在所述位线接触开口22中形成一位线插塞30。此时，所述位线插塞30位于所述保护层29中，也即所述保护层29覆盖所述位线插塞30的至少部分侧面。较佳的，所述位线插塞30的顶面与所述介质层21及所述导电层23的顶面齐平，即此时整个半导体结构的表面(主要指介质层21、导电层23和位线插塞30的顶面所构成的表面)是一个(基本)平整的表面，从而便于后续工艺的施行。

在本申请实施例中，所述位线插塞30的材料和所述位线插塞材料层28的材料相同。其中，所述位线插塞30的材料(也即填充所述位线接触开口22的材料)可以为掺杂的多晶硅或者未掺杂的多晶硅等。当所述位线插塞30的材料为掺杂的多晶硅时，其可以是P型掺杂，也可以是N型掺杂；优选的，所述位线插塞30的掺杂浓度较所述导电层23的掺杂浓度高。

优选的，所述位线插塞30(在此还包括所述位线插塞材料层28)和所述保护层29的刻蚀选择比大于等于10，例如，所述位线插塞30和所述保护层29的刻蚀选择比可以是50、70、100或者200等。具体的，所述保护层29的材料可以为氮化物，所述位线插塞30及所述位线插塞材料层28的材料可以为多晶硅。氮化硅相对于多晶硅具有较高的刻蚀选择比，同时其具有非常高的成膜质量及工艺可控性，因此所述保护层29的材料优选为氮化物，例如氮化硅。

接着，请参考图7，其为本发明实施例的存储器的制造方法中形成一位线材料层后的剖面示意图。如图7所示，形成一位线材料层31，所述位线材料层31 覆盖所述位线插塞30、所述介质层21及所述导电层23。其中，所述位线材料层31的材料可以为钨(W)、钛(Ti)、镍(Ni)、铝(Al)、铂(Pt)、氧化钛(TiO₂)、氮化钛、N型多晶硅、P型多晶硅等或者它们的组合，进一步的，所述位线材料层31可以为单层结构，也可以为多层叠层结构。在此，所述位线材料层31为双层叠层结构，具体包括位于下层的氮化钛层310及位于上层的钨金属层311。

接着，请参考图8和图9，其为本发明实施例的存储器的制造方法中形成位线、第二导线和第一导线后的剖面示意图。首先，如图8所示，在本申请实施例中，刻蚀所述位线材料层31，以在所述单元区域20a形成一位线32，所述位线 32与所述位线插塞30电连接；在所述外围区域20b，通过刻蚀所述位线材料层 31形成一第二导线330；此时(即在刻蚀所述位线材料层31时)，所述保护层 29同时被刻蚀去除，显露出了所述位线插塞30和所述介质层21之间的间隙35。

接着，如图9所示，在本申请实施例中，继续执行刻蚀工艺，具体的，刻蚀所述导电层23，以在所述外围区域20b形成第一导线331，所述第一导线331叠置于所述第二导线330之下且与所述第二导线330电连接；此时(即在刻蚀所述导电层23时)，同时刻蚀所述位线插塞30的侧缘，以加深所述位线插塞30 和所述介质层21之间的所述间隙35的深度，所述间隙35的底部显露所述衬底 20的隔离结构，在此为隔离层25a。

具体的，在本申请实施例中，所述位线32、所述第二导线330和所述第一导线331可通过如下工艺步骤形成。例如，可先在所述位线材料层31(在此为钨金属层311)上形成第一掩膜层340；接着，可在所述第一掩膜层340上形成图形化的第二掩膜层341(此图形化的第二掩膜层341为经由黄光曝出位线图案的掩膜层)；以所述图形化的第二掩膜层341为掩膜采用湿法或者干法刻蚀工艺刻蚀所述第一掩膜层340和所述位线材料层31(包括钨金属层311和氮化钛层 310)，以在所述单元区域20a形成一位线32，在所述外围区域20b形成一第二导线330，同时去除所述保护层29，刻蚀停止在刚好曝露出所述保护层29下的所述位线插塞材料层28；接着，以图案化的(剩余的)所述第一掩膜层340为掩膜刻蚀所述导电层23，以在所述外围区域20b形成一第一导线331，所述第一导线331叠置于所述第二导线330之下且与所述第二导线330电连接，同时刻蚀所述位线插塞30的侧缘，以加深所述位线插塞30和所述介质层21之间的所述间隙35的深度，刻蚀停止在所述间隙35的底部显露所述衬底20的隔离结构。

即在此，所述单元区域20a的所述位线32和所述外围区域20b的所述第二导线330和所述第一导线331之和的厚度不同，也即刻蚀形成所述位线32时，所述单元区域20a和所述外围区域20b的刻蚀深度不同，外围区域20b的刻蚀深度较单元区域20a的刻蚀深度深。而由于所述保护层29的存在，能够保护所述位线插塞30，避免所述位线插塞30产生侧刻蚀，从而能够形成具有较好侧面形貌的位线插塞30，避免了位线插塞30的电阻值增加。在刻蚀形成所述位线 32、所述第二导线330和所述第一导线331的过程中，所述保护层29部分或者全部被刻蚀去除。

请参考图10，其为本发明实施例的存储器的制造方法中形成一填充层后的剖面示意图。接着，形成一填充层36，所述填充层36填充所述位线插塞30和所述介质层21之间的间隙35。优选的，所述填充层36的材料与所述保护层29 的材料相同，即所述填充层36的材料优选为氮化物。其中，所述填充层36可通过原子沉积(ALD)或者化学气相沉积(CVD)等工艺形成。在本申请实施例中，所述填充层36还形成于所述衬底20上，并覆盖所述位线32(在此包括所述位线32上的图案化的所述第一掩膜层340)、所述第一导线331(在此包括所述第一导线331上的图案化的所述第一掩膜层340)及所述介质层21，即所述填充层36覆盖当前半导体结构暴露出的表面。在此，所述填充层36填充了在刻蚀形成所述位线32、所述第二导线330和所述第一导线331的过程中所述保护层29去除后留下的空隙35，相应的，所述填充层36的截面宽度为5nm～10nm。

在本申请实施例中，经过上述工艺，便可形成一具有高质量位线插塞的存储器，具体的，所述存储器包括：

一衬底20，所述衬底20包括一单元区域20a及位于所述单元区域20a外的一外围区域20b，所述单元区域20a的衬底上形成有一介质层21，所述介质层 21中形成有一位线接触开口22；

一位线插塞30，所述位线插塞30位于所述位线接触开口22中；

一位线32，所述位线32位于所述单元区域20a并与所述位线插塞30电连接；

一第一导线331，所述第一导线331位于所述外围区域20b，所述第一导线 331的底面不高于所述介质层21的顶面；及

一填充层36，所述填充层36填充所述位线插塞30和所述介质层21之间的间隙35。

在本申请实施例中，所述介质层21的顶面与所述导电层23的顶面处于同一高度。所述填充层36的截面宽度为5nm～10nm。所述位线接触开口22自所述介质层21的表面深入至所述衬底20，其中，所述位线接触开口22在所述衬底 20中的部分的深度为10nm～15nm。

进一步的，请参考图11，其为本发明实施例的存储器中单元区域的平面示意图。如图11所示，所述存储器的单元区域20a中包括：多条沿第一方向排列的掩埋字线26，每相邻两条掩埋字线26作为一组；多条沿第二方向排列且与多条所述掩埋字线26相交的位线32；及多个位线插塞30，每个所述位线插塞30 位于同一组的两条掩埋字线26之间且与一位线32的部分重叠。进一步的，在本申请实施例中，所述第一方向与所述第二方向相垂直，在本申请的其他实施例中，所述第一方向与所述第二方向也可以不垂直，本申请对此不作限定。

在本申请实施例中，在进行刻蚀形成位线32前，就通过保护层29对位线插塞30(的侧面)进行保护，由此刻蚀形成位线32时，虽然单元区域20a和外围区域20b的刻蚀深度不同，但不会对单元区域20a中的位线插塞30产生侧刻蚀，从而避免了位线插塞30的电阻值增加；在刻蚀形成位线32后，通过填充层36填充所述位线插塞30和所述介质层21之间的间隙35，从而提高了所形成的所述位线插塞30的稳定性。

本申请的核心在于，通过形成存储器的制造方法的改变，从而克服现有技术中位线插塞出现侧刻蚀的问题，同时得到了膜层结构与现有技术相区别的存储器。而对于掩埋字线、位线等结构之间的相对位置关系，本申请对此并不作限定，图11仅为一种示例。

进一步的，本发明还提供一种半导体器件，所述半导体器件包括：

一衬底，包括一第一区域及位于所述第一区域外的一第二区域，所述第一区域的衬底上形成有一介质层，所述介质层中形成有一开口；

一多晶硅插塞，位于所述开口中；

一第一区导线，位于所述第一区域中并与所述多晶硅插塞电连接；

一第二区导线，位于所述第二区域中，所述第二区导线包含一多晶硅层，其底面低于所述第一区导线的底面；及

一填充层，填充所述多晶硅插塞和所述介质层之间的间隙。

综上可见，在本发明提供的存储器、其制造方法及半导体器件中，在进行刻蚀形成位线前，就通过保护层对位线插塞(的侧面)进行保护，由此刻蚀形成位线时，虽然单元区域和外围区域的刻蚀深度不同，但不会对单元区域中的位线插塞产生侧刻蚀，从而避免了位线插塞的电阻值增加。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (19)

1.一种存储器的制造方法，其特征在于，所述存储器的制造方法包括：

提供一衬底，所述衬底包括一单元区域及位于所述单元区域外的一外围区域，所述单元区域的衬底上形成有一介质层，所述介质层中形成有一位线接触开口，所述外围区域的衬底上形成有一导电层，所述导电层的底面不高于所述介质层的顶面；

形成一保护层，所述保护层覆盖所述位线接触开口的至少部分侧面；

填充所述位线接触开口，以在所述位线接触开口中形成一位线插塞；

形成一位线材料层，所述位线材料层覆盖所述位线插塞、所述介质层及所述导电层；

刻蚀所述位线材料层及所述导电层，以在所述单元区域由所述位线材料层形成一位线，所述位线与所述位线插塞电连接，并在所述外围区域由所述导电层形成一第一导线；及

形成一填充层，所述填充层填充所述位线插塞和所述介质层之间的间隙。

2.如权利要求1所述的存储器的制造方法，其特征在于，在形成所述保护层的步骤之前，所述存储器的制造方法还包括：

形成一位线插塞材料层，所述位线插塞材料层覆盖所述位线接触开口、所述介质层及所述导电层；及

回刻蚀所述位线插塞材料层，去除所述介质层及所述导电层表面的所述位线插塞材料层以及去除所述位线接触开口中的部分厚度的所述位线插塞材料层，剩余的所述位线插塞材料层覆盖所述位线接触开口的底面及靠近所述底面的部分侧面。

3.如权利要求2所述的存储器的制造方法，其特征在于，在形成所述保护层的步骤中，所述保护层位于剩余的所述位线插塞材料层上并覆盖未被所述位线插塞材料层覆盖的部分侧面。

4.如权利要求1所述的存储器的制造方法，其特征在于，所述位线插塞和所述保护层的刻蚀选择比大于等于10，所述保护层的截面宽度为5nm～10nm。

5.如权利要求1所述的存储器的制造方法，其特征在于，所述保护层的材料为氮化物，所述位线插塞及所述导电层的材料均为多晶硅。

6.如权利要求1所述的存储器的制造方法，其特征在于，形成所述填充层的步骤中，所述填充层还形成于所述衬底上，并覆盖所述位线、所述第一导线及所述介质层。

7.如权利要求1所述的存储器的制造方法，其特征在于，所述位线接触开口自所述介质层的表面深入至所述衬底，其中，所述位线接触开口在所述衬底中的部分的深度为10nm～15nm。

8.如权利要求1所述的存储器的制造方法，其特征在于，在刻蚀所述位线材料层及所述导电层的步骤中，刻蚀所述位线材料层时，在所述外围区域由所述位线材料层形成一第二导线，所述第二导线与所述导电层电连接，在刻蚀所述导电层之后，所述第一导线叠置于所述第二导线之下。

9.如权利要求1至8任一项所述的存储器的制造方法，其特征在于，在刻蚀所述位线材料层及所述导电层的步骤中，刻蚀所述位线材料层时，所述保护层被移除，以显露出所述位线插塞和所述介质层之间的所述间隙。

10.如权利要求9所述的存储器的制造方法，其特征在于，在刻蚀所述位线材料层及所述导电层的步骤中，刻蚀所述导电层时，同时刻蚀所述位线插塞的侧缘，以加深所述位线插塞和所述介质层之间的所述间隙的深度，所述间隙的底部显露所述衬底的隔离结构。

11.一种存储器，其特征在于，所述存储器包括：

一衬底，包括一单元区域及位于所述单元区域外的一外围区域，所述单元区域的衬底上形成有一介质层，所述介质层中形成有一位线接触开口；

一位线插塞，位于所述位线接触开口中；

一位线，位于所述单元区域并与所述位线插塞电连接；

一第一导线，位于所述外围区域，所述第一导线的底面不高于所述介质层的顶面；及

一填充层，填充所述位线插塞和所述介质层之间的间隙。

12.如权利要求11所述的存储器，其特征在于，所述填充层的截面宽度为5nm～10nm。

13.如权利要求12所述的存储器，其特征在于，所述位线接触开口自所述介质层的表面深入至所述衬底，其中，所述位线接触开口在所述衬底中的部分的深度为10nm～15nm。

14.如权利要求11所述的存储器，其特征在于，所述保护层的材料为氮化物，所述位线插塞及所述第一导线的材料均为多晶硅。

15.如权利要求11所述的存储器，其特征在于，所述填充层还形成于所述衬底上，并覆盖所述位线、所述第一导线及所述介质层。

16.如权利要求11至15任一项所述的存储器，其特征在于，在所述位线插塞和所述介质层之间的所述间隙具有刻蚀加深深度，使所述间隙的底部显露所述衬底的隔离结构，所述填充层连接所述隔离结构。

17.一种半导体器件，其特征在于，所述半导体器件包括：

一衬底，包括一第一区域及位于所述第一区域外的一第二区域，所述第一区域的衬底上形成有一介质层，所述介质层中形成有一开口；

一多晶硅插塞，位于所述开口中；

一第一区导线，位于所述第一区域中并与所述多晶硅插塞电连接；

一第二区导线，位于所述第二区域中，所述第二区导线包含一多晶硅层，其底面低于所述第一区导线的底面；及

一填充层，填充所述多晶硅插塞和所述介质层之间的间隙。

18.如权利要求17所述的半导体器件，其特征在于，在所述多晶硅插塞和所述介质层之间的所述间隙具有刻蚀加深深度，使所述间隙的底部显露所述衬底的隔离结构，所述填充层连接所述隔离结构。

19.如权利要求17或18所述的半导体器件，其特征在于，所述填充层还形成于所述衬底上，并覆盖所述第一区导线、所述第二区导线及所述介质层。