KR100545904B1 - 집적된 반도체 메모리용 트렌치 캐패시터를 제조하는 방법 - Google Patents

집적된 반도체 메모리용 트렌치 캐패시터를 제조하는 방법 Download PDF

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Abstract

집적 반도체 디바이스용 트렌치 캐패시터, 상세하게는 메모리 셀 및 적어도 하나의 선택 트랜지스터의 제조 방법이 개시되며, 상기 트렌치 캐패시터용 트렌치는 상기 캐패시터가 배치되는 상부 트렌치 영역 및 상기 캐패시터의 전극으로부터 선택 트랜지스터의 확산 영역으로의 도전성 접속부가 배치되는 하부 트렌치 영역을 구비하고 있다. 이 방법은 메모리 셀의 제조에 필요한 공정 단계의 수를 감소시키고, 대규모 집적 메모리 셀(<300nm 트렌치 지름)의 제조에 필요한 절연의 품질을 가지고, 저장 캐패시터내의 매립 칼라의 제조를 가능하게 한다.

Description

집적된 반도체 메모리용 트렌치 캐패시터를 제조하는 방법{METHOD FOR THE PRODUCTION OF TRENCH CAPACITORS FOR INTEGRATED SEMICONDUCTOR MEMORIES}
본 발명은 집적된 반도체 메모리용 트렌치 캐패시터를 제조하는 방법에 관한 것이다.
반도체 소자상의 회로의 소형화의 발전에 따라 가장 큰 캐패시턴스 대 체적 비를 가진 캐패시터가 요구된다. 특히, 대형 집적 반도체 메모리는 매우 작은 영역 요구 조건과 관련해서, 전하 저장용으로 적어도 약 30fF의 캐패시턴스를 제공해야 하는 캐패시터를 필요로 한다.
두 캐패시터 전극 사이의 유전체 층을 박형화하고, 새로운 물질의 선택을 통해서 유전 상수를 증가시키는 것에 더해서, 특히 소정의 체적에서 캐패시터의 표면을 확장함으로써 캐패시턴스 대 체적 비를 크게 한다.
그 동안 큰 캐패시턴스 대 체적 비를 가지는 캐패시터를 제조하는, 성공적으로 입증된 기술은 반도체 표면에 생성되는 트렌치에 캐패시터를 생성하는 하는 것이다. 이 경우, 트렌치의 표면은 전극 및 유전체 층의 넓은 영역 캐리어로서의 역할을 한다. 도 1에서, 트렌치 캐패시터(1-1)는 선택 트랜지스터(102)와 함께 동적 램(DRAM) 반도체 소자의 메모리 셀을 형성한다. 선택 트랜지스터(102)를 통해서, 트렌치 캐패시터(1-1)는 전하가 충전 또는 방전할 수 있고, 혹은 메모리 컨텐츠를 판독할 수 있다. 본 실시예에서, 트렌치 캐패시터의 제 1 전극(1-1)은 통상적으로, 이 전극과 인접해서 배치되는 트렌치(1-3)의 벽을 도핑함으로써 생성되는 매립층(1-4)으로, 인접하는 트렌치 캐패시터의 제 1 전극이 저 임피던스로 서로 접속되는 것을 보장한다. 따라서, 이러한 트렌치 캐패시터들의 제 1 전극은 동일한 기준 전위를 가진다. 유전체 층(1-5)이 트렌치(1-3)의 벽상에 도포되고, 제 2 전극(1-6)이 상기 유전층 상에 도포되며, 상기 전극은 폴리 실리콘을 도핑함으로써 트렌치를 충진한다.
공간을 절약하기 위해, 제 2 전극(1-6)이 도전성 스트랩(1-11:"표면 스트랩")에 의한 짧은 경로로 선택 트랜지스터(1-2)의 드레인(1-8)에 도전성으로 접속되도록, 선택 트랜지스터(1-2)는 트렌치 캐패시터(1-1)의 바로 옆에 배치된다. 소위 워드 라인이라 불리는 게이트 전극(1-16)의 도움으로 선택 트랜지스터의 게이트(1-10)를 스위칭함으로써, 소스(1-9) 및 비트 라인(1-5)으로의 전기적인 접속이 스위칭 온 또는 오프된다. 본 실시예에서, 비트 라인(1-15)의 배선 플레인은 산화물(1-17)에 의해서 선택 트랜지스터(1-2) 및 트렌치 캐패시터(1-1)로부터 전기적으로 절연된다.
이러한 메모리 셀 타입에서 문제가 있는 영역은, n-도핑된 드레인(1-8)을 가진 n-도핑된 매립층(1-4) 및 게이트로서의 제 2 전극(1-6)에 의해 형성된 기생 전 계 효과 트랜지스터(1-14)이다. 이 경우에, 이러한 트랜지스터의 게이트 산화물은 유전체 층(1-5)에 의해 제공된다. 저장된 전하 때문에 전압이 제 2 전극(1-6)에 인가되면, 드레인(1-8)과 매립층(1-4) 사이의 유전체 층(1-5)의 다른 측의 전압은 채널 누설 전류를 생성하거나 혹은 드레인(1-6)과 매립층(1-4)이 서로 쇼트 회로가 되게 하는 반전층을 생성할 수 있다. 그러나 이런식으로, 트렌치 캐패시터(1-1)는 쇼트 회로가 되어서 전하를 저장할 수 없다.
동작시의, 기생 트랜지스터에서의 누설 전류 채널 또는 반전층의 발생은 기생 트랜지스터(1-14)의 임계 전압값(Vthr)을 충분히 높게 선택함으로써 억제될 수 있다. 이 경우에, 전계 효과 트렌지스터의 임계 전압값(Vthr)은 게이트 캐패시턴스를 감소시킴으로써, 예컨대 유전체 층의 층 두께를 증가시킴으로써 증가될 수 있다.
그러나, 유전체 층의 큰 층 두께는 최대 캐패시턴스 대 체적 비를 위한 캐패시터의 영역내에서 가능한 한 얇은 유전체 층을 설계하는 것을 요구한다. 이러한 문제를 피하기 위해, 유전체 층은 통상 두개의 상이한 두께로 제조된다. 유전체 층(1-5)은 드레인(1-8)과 매립층(1-4) 사이의 영역에서는 현저하게 두껍게 도포되고, 매립층(1-4)의 영역에서는 현저하게 얇게 도포된다. 상부 트렌치 영역의 두꺼운 유전체 층은 소위 칼라(1-12:collar)라 불린다. 더욱이, 층 두께가 상이하게 유전체 층을 제조하는 것은 많은 추가적인 공정 단계를 요구하기 때문에 기술적으로 복잡하다.
원리적으로, 기생 트랜지스터(1-14)의 게이트 캐패시턴스는 캐패시터와 다른 낮은 유전 상수를 가진 물질을 선택함으로써 감소될 수 있다. 그러나, 유사하게 상이한 물질을 도포하는 것은 마찬가지로 종래의 방법에 따라서 추가적인 공정 단계를 요구한다. 더욱이, 물질을 선택할 때, 드레인(1-8)과 매립층(1-4) 사이의 경계를 따라서 격자의 결함에 의해 발생하는 누설 전류를 최소화하기에 충분한 실리콘을 가진 새로운 게이트 물질이 층 접합부로 들어가는 것에 주의를 기울여야 한다. 이 때문에 칼라는 실리콘의 열 산화 및 이어지는 산화물 증착에 의해 생성되는 것이 통상적이다.
종래의 기술에 따른 DRAM 반도체용 칼라를 가진 트렌치 캐패시터의 제조가 도 2a 내지 2f에 도시되어 있다. 제 1 단계(도 2a)에서, 패드 산화물의 기능을 가지는 얇은 산화층(2-2), 질화물층(2-3) 및 붕규산염 글라스(BSG 층)로 만들어진 하드 마스크 층이 p-도핑된 실리콘 웨이퍼(2-1)에 도포된다. 또한, 포토레지스트가 BSG 층(2-4)에 도포되고 포토리소그래피 법으로 패터닝되어서, 포토레지스트 마스크(2-6)의 개구부가 에칭된 트렌치의 위치 및 단면을 나타내는 방식으로 포토레지스트 마스크(2-6)를 생성한다. 이 경우에, 마스크 개구부(2-5)는 전형적으로, 타원 또는 세로로 긴 단면을 가지고 있어서, 실제로 위에서 보면 크게 구멍들로 인지된다. 대규모로 집적된 메모리 소자에서, 전형적인 이들 개구부의 지름은 100nm 내지 500nm의 범위에 있다. 도 2a는 패드 산화물(2-2), 질화물층(2-3) 및 BSG 층(2-4)을 포함한 레이어 스택이 이방성 에칭 단계로, 바람직하게는 제 1 가스 혼합물을 포함하고 있는 건식 에칭 가스(2-7)를 사용해서 패터닝된 이후의 구조를 도시한다. 따라서, p-도핑된 실리콘 웨이퍼(2-1)에 트렌치를 에칭하는데 사용될 수 있는 하드 마스크가 제조되었다. 이 패터닝 이후에 포토레지스트층(2-6)은 다시 제거된다.
건식 에칭 단계에서, 예컨대 제 2 건식 에칭 가스(2-8:도 2b)를 사용하는 RIE 에칭 단계를 통해서 트렌치(2-15)는 BSG 층(2-4)에 대해서 기본적으로 선택적으로 에칭되며, 이 경우에 트렌치의 깊이는 5㎛이상이 될 수 있다. 그리고 나서 BSG 층(2-4)은 다시 제거된다. BSG 층은 화학적 습식(wet-chemically)으로 제거된다.
다음 단계에서, 트렌치(2-15)의 측벽은 비소함유 규산염(arsenosilicate) 글라스 층(2-10) 및 산화층으로 코팅되고, 상기 비소함유 규산염 글라스(2-10)는 이후에 트렌치 캐패시터의 제 1 전극을 생성하기 위한 n-타입 도핑에서 이용가능한 비소를 유지하고 있다. 실제로, 트렌치는 인접한 트렌치의 n-도핑된 영역들이 중첩되도록 서로 가깝게 배치되어서, 소위 매립층이라 불리는 n-도핑된 층은 n-도핑된 영역으로부터 생성된다. 따라서 매립층은 트렌치 캐패시터의 공통 제 1 전극의 역할을 한다.
매립층이 자신을 둘러싸는, p-타입 실리콘 웨이퍼 및 실리콘 웨이퍼의 표면의 선택 트랜지스터(1-2)의 p-도핑된 영역으로부터 전기적으로 절연되어야 하기 때문에, 매립층은 반도체 기판(2-1)의 표면으로부터 약 500nm의 최소 거리를 가져야 한다. 이 때문에, 상부 트렌치 영역에서 비소함유 규산염 글라스(2-10)를 제거할 필요가 있다. 이는 에칭 백(etch-back)되는 포토레지스트(2-11)로 트렌치(2-15)를 충진함으로써 행해진다. 이어서, 비소 글라스(2-10)를 에칭함으로써, 포토레지스 트가 없는 영역의 비소 글라스만이 제거된다(도 2c). 따라서, 부분적으로 제거된 포토레지스트의 높이는 비소함유 규산염 글라스층(2-10)의 상부 에지 및 생성될 캐패시터 영역(2-13)의 상부 에지를 규정한다.
포토레지스트(2-11)를 제거한 이후에, 캡 산화물이 증착되고, 열 처리 단계가 수행되며, 이로써 트렌치의 하부 영역의 비소는 벽으로 확산되어서 매립층(2-16)이 생성된다. 이후에 비소함유 규산염 글라스(2-10)는 트렌치로부터 제거된다. 매립층(2-16)은 트렌치의 제 1 전극의 역할 및 인접한 트렌치 캐패시터의 제 1 전극과의 사이의 도전성 접속부의 역할을 한다.
이후에, 예컨대 산화물-질화물-산화물(ONO) 층과 같은 유전체 층(2-18)이 트렌치의 벽에 증착되고, 제 2 전극의 역할을 하는 n-도핑된 폴리실리콘(2-20a)이 증착된다. 화학 기계적인 폴리싱(CMP) 단계 및 이어지는 에칭 백 단계의 결과, 유전체 층(2-18) 및 폴리실리콘(2-20a)이 반도체 기판의 표면밑으로 약 1㎛까지 그리고 캐패시터 영역의 상부에지 밑으로, 트렌치내에만 잔존한다. 트렌치의 에칭 백으로 에칭 백위에 칼라를 생성하는 것이 가능해진다(도 2d)
산화층은 상위 트렌치 영역의 측벽상에만 남도록 컨포멀 방식으로 증착되고, 이어서 이방성으로 에칭되어서, 칼라(2-22)를 형성한다(도 2e). 칼라의 층 두께는 약 20nm 내지 50nm이다. 이후에, 도포될 선택 트렌지스터로의 도전성 접속부를 제조할 수 있도록 트렌치(2-15)가 다시 상부 폴리실리콘(2-20b)으로 충진된다. 추가 과정에서, 드레인(2-31), 소스(2-32) 및 게이트 전극(2-29)을 구비한 선택 트랜지스터(2-24) 및 게이트 산화물(2-30)이 반도체 기판(2-1)상의 트렌치 캐패시터 부근에 도포되고, 도전성 스트랩(2-33)을 통해서 트렌치 캐패시터의 폴리실리콘(2-20b)상에 접속된다(도 2f).
저장 캐패시터의 제조 방법은 복잡해서, 제조를 간단하게 하기 위해서는 상당한 개발 노력이 필요하다. 또한, 매립층 및 얇은 유전체 층이 생성되는, 하부 영역(캐패시터 영역)의 트렌치와 두꺼운 유전체 층으로서 칼라가 생성되는 상부 트렌치 영역을 다르게 처리하는 것은 많은 추가 공정 단계를 필요로 한다. 예컨대, 비소함유 글라스(2-10)가 상부 영역에서 다시 에칭될 수 있도록, 캐패시터 영역은 포토레지스트(2-11)로 충진된다. 동일하게, 트렌치는 폴리실리콘(2-20)으로 충진되어야 하고, 칼라가 상부 트렌치에 생성될 수 있도록 상기 폴리실리콘은 상부 트렌치 영역에서 다시 제거되어야 한다.
또한, 종래의 기술에 따른 방법은 캐패시터 영역(2-13)에서 트렌치 표면 영역을 증가시키기 위해서, 수정된 트렌치 형태를 생성하는 공정을 도입할 가능성을 거의 제공하지 않는다. 예컨대, 이러한 방법은 하부 트렌치 영역내의 트렌치의 지름을 증가시키는, 캐패시터 영역(2-13)내의 트렌치의 추가적인 이방성 에칭 단계를 공정 순서에 넣을 가능성을 제공하지 않는다. 독일 특허 출원 제 10055711.2 호, "Method for fabricating trench capacitors"에 따라서 캐패시터 영역내에 중간 공극(mesopore)을 생성하는 것도 공정순서에 포함될 수 없거나 혹은 난이한 방식으로만 포함된다.
따라서, 본 발명은 선택 트랜지스터를 가진 메모리 셀용 트렌치 캐패시터를 제조하는 방법의 상기와 같은 단점을 극복하는 것을 목적으로 한다. 상세하게는, 그 방법을 단순화시키는 것이 목적이다. 또한, 본 발명의 목적은 하부 트렌치 영역의 트렌치의 지름을 늘리거나, 트렌치 캐패시터의 저장 캐패시턴스를 증가시키기 위해 하부 트렌치 영역내에 중간 공극을 생성하는 공정 단계를 간단한 방식으로 제조 방법에 통합시키는 것을 목적으로 한다.
상기 목적은 청구항 1에 따라 메모리 셀을 제조하는 방법에 의해 달성된다. 본 발명의 다른 유익한 실시예, 세부사항 및 국면이 다른 청구항, 상세한 설명 및 첨부된 도면에 나타나 있다.
본 발명은 집적된 반도체 메모리용으로 적어도 하나의 선택 트랜지스터를 구비한, 메모리 셀용 트렌치 캐패시터를 제조하는 방법을 제공하고, 상기 트렌치 캐패시터용 트렌치는 캐패시터가 배치되는 하부 트렌치 영역과, 캐패시터의 전극으로부터 선택 트랜지스터의 캐패시터의 전극으로 도전적 접속부가 배치된 상부 트렌치 영역을 구비하고, 상기 방법은
a) 트렌치를 생성하기 위한 수평 마스크를 제 1 도전형의 반도체 기판상에 생성하는 단계와,
b) 반도체 기판이 이방성으로 에칭되어서 상부 트렌치 영역을 생성하는 단계와,
c) 상부 트렌치 영역의 측벽상에 수직 마스크가 덮여지는 단계와,
d) 반도체 기판이 수평 마스크와 수직 마스크에 대해서 선택적으로 에칭되어서 하부 트렌치 영역을 생성하는 단계와,
e) 각각의 경우에 제 1 전극이 하부 트렌치 영역의 표면상에 생성되도록, 하부 트렌치 영역의 표면이 제 2 도전형 물질로 도핑되는 단계와,
f) 각각의 경우에 유전체가 상기 제 1 전극에 도포되는 단계와,
g) 수직 마스크가 제거되는 단계와,
h) 각각의 경우에 제 2 전극이 유전체에 도포되는 단계와,
i) 상기 제 2 전극으로부터 상기 선택 트랜지스터로의 도전성 접속부가 생성되는 단계
를 포함한다.
하부 트렌치 영역을 생성하기 전에 수직 마스크를 제조하는 것은 상부 트렌치 영역의 타입과 무관하게 하부 트렌치 영역이 구성될 수 있다는 것을 의미한다. 이런식으로, 하부 트렌치 영역은 임의의 소망의 형태로, 예컨대 트렌치 캐패시터의 캐패시턴스를 최소화하기 위해 큰 복잡함없이 에칭될 수 있다. 예로서, 가능한 최대 트렌치 깊이를 달성하기 위해, 하부 트렌치 영역은 우선 이방성으로 에칭될 수 있고, 트렌치 지름을 넓히기 위해 이방성을 에칭될 수 있다. 이로써 하부 트렌치 영역의 표면과 이러한 트렌치 캐패시터의 캐패시턴스를 모두 최소화한다.
또한, 하부 트렌치 영역의 트렌치 벽의 표면을 거칠게 하는 에칭 공정을 수행할 수 있고, 이로써 트렌치 캐패시터의 표면이 확장된다. 마지막으로, 예컨대 독일 특허 출원 제 10055711.2호에 개시된 바와 같이, 하부 트렌치 영역내의 트렌 치 표면 영역을 증가시키기 위해 중간 공극을 에칭할 수도 있다. 상부 트렌치 영역은 에칭 공정이 가능한 한 오래 수평 마스크 및 수직 마스크에 대해서 선택적으로 진행되는 에칭 방법에 의해 손상없이 유지된다.
또한, 수평 및 수직 마스크를 통한 도핑에 의해, 하부 트렌치 영역을 덮는 추가적인 단계없이 하부 트렌치 영역에 제 1 전극을 생성하는 것이 가능하다.
본 발명에 따른 방법은 또한 하부 트렌치 영역과는 무관하게 상부 트렌치 영역을 크게 구성하는 것을 가능하게 한다. 예컨대, 하부 트렌치 영역의 충분히 화학적이고 기계적인 보호를 제공하는 두께로 제 2 전극이 유전체에, 특히 상부 트렌치 영역의 패터닝 동안의 유전체에 도포될 수 있다. 이런 식으로, 상부 트렌치 영역의 패터닝을 위한 공정의 여유(clearance)가 충분히 증가된다. 이는 현재의 처리 단계 순서와의 호환성을 더 좋게 해서, 본 발명에 따른 방법이 간단하고 비용 효율적인 방법으로 현재의 공정 라인에 포함될 수 있다.
또한, 더 큰 공정의 여유는 제 2 전극으로부터 선택 트랜지스터로의 도전성 접속부의 제조를 용이하게 한다. 따라서, 예컨대 동작시에 트렌치 벽을 지나는 기생 전류를 억제할 수 있는 절연체("칼라")를 상부 트렌치 영역에 생성할 수 있다. 이 기생 전류는 바람직하지 않은 트렌치 캐패시터의 조기 방전을 야기시킨다. 더 큰 공정의 여유는 또한 메모리 셀 구조의 크기를 감소시키기 위해, 새로운 파라미터 윈도우를 야기시킨다.
본 발명에 따른 방법은 또한 수직 마스크가 제거되는 단계 g)에 기초하고 있다. 수직 마스크는, 트렌치 칼라와 같이 기능적으로 중요한 일을 수하지 않기 때 문에 상부 트렌치 영역의 구조는 수직 마스크의 타입 및 물질에 크게 의존하지 않는다. 결과적으로, 적절한 수직 마스크(4-11)를 제조하는 것이 용이하게 되고, 더 큰 공정의 여유가 가능하다. 상세하게는, 본 발명에 따른 방법은 트렌치 캐패시터와 상부 트렌치 영역 내의 선택 트랜지스터 사이에 적절한 절연체(예컨대, 칼라) 및 전기 접속부를 제조하기 위한 새로운 가능성을 열며, 이러한 공정 단계는 하부 트렌치 영역에 비교적 큰 영향을 미치지 않는다.
본 발명에 따른 방법은 트렌치의 제조 이후에, 상부 트렌치 영역의 벽이 덮여지지 않고, 적절한 절연체, 상세하게는 "칼라"로 대치될 수 있다는 점에서 더욱 유익하다. 이들 절연체는 제 2 전극을 상부 트렌치 영역의 트렌치 벽으로 용량성 결합을 억제하기에 충분한 층 두께를 가지고, 충분히 낮은 유전 상수를 가져야 한다. 이 경우, "충분한 억제"란, 메모리 동작 동안 절연체와 반도체 기판 사이의 경계층에서, 제 1 전극("기생 트랜지스터")을 방전시키는 트렌치 벽에 도전성 반전층이 생성되지 않아야 한다는 것을 의미한다.
또한, 수직 마스크를 제거함으로써, 트렌치 벽에서, 반도체 기판과 절연체 사이의 경계층에 누설 전류를 발생시키기 않거나 극히 소량만 발생시키는 절연체를 생성하는 것을 가능하게 한다. 이러한 누설 전류는 제 1 전극을 방전시키고, 저장된 전하의 조기 손실을 유도한다. 마지막으로, 수직 마스크를 제거함으로써, 절연체를 손상시키는 기상 증착 및 질화과 같은 사전 공정으로 노출되지 않게, 절연체를 상부 트렌치 영역에 생성하는 것이 가능하다.
메모리 셀이 도포되는 반도체 기판은 실리콘으로 만들어지는 것이 바람직하 며, 이는 매우 높은 집적도로 트랜지스터와 트렌치 캐패시터를 제조하는 기술을 이 물질에 사용하는 것이 가능하기 때문이다. 원리적으로, 동일한 또는 다른 도전형을 가진 반도체 기판에 메모리 셀을 제조하는 것이 가능하다. 그러나, 선택 트랜지스터가 n-도핑된 확산 영역을 가지고 있기 때문에 메모리 셀은 p-도핑된 반도체 기판에 제조되는 것이 바람직하고, 이로써 실리콘내의 전자의 유동성이 더 높아져서(전하 캐리어로서의 정공에 비해서), 더 높은 스위칭 속도를 보장한다.
반도체 기판의 수평 마스크는 트렌치 캐패시터용 반도체 기판내에 트렌치를 생성하는 마스크로서의 역할을 한다. 이러한 수평 마스크는 바람직하게는 포토리소그래피 법에 의해 레이어 스택으로부터 생성된다. 레이어 스택은 트렌치를 생성하기 위한 에칭 단계를 견뎌야 한다. 레이어 스택은 바람직하게는 실질적으로 도포될 층의 패터닝을 위한 정지층(stop layer)(예컨대, CMP 폴리싱 정지)으로서의 역할을 할 수 있는 질화물층을 가지고 있다.
다른 바람직한 실시예에서, 수평 마스크는 바람직하게는 1 내지 2㎛의 두께를 가진 두꺼운 산화층을 가지고 있다. 이러한 수평 마스크(하드 마스크)를 사용해서, 예컨대 40이상과 같은 큰 종횡비를 가진 트렌치를 에칭하는 것이 가능하다. 결과적으로, 예컨대 트렌치 직경이 300nm이하인, 바람직하게는 100nm이하인, 극히 작은 영역상에 전하를 저장하기에 충분한 캐패시턴스를 가진 트렌치 캐패시터를 제조할 수 있다.
수평 마스크는 바람직하게는 메모리 셀의 제조 과정에서 다시 제거된다. 수평 마스크는 바람직하게는 본 발명에 따른 방법의 단계 h) 이후에 즉, 각각의 경우 에 제 2 전극이 유전체에 도포된 이후에 제거된다. 수평 마스크는 바람직하게는 HF 습식 에칭 단계에서 제거된다. 만약 제 2 전극이 에칭 단계전에 이미 유전체에 도포되었다면, 에칭은 유익하게 하부 트렌치 영역에 약간의 영향만을 미친다. 트렌치가 트렌치의 상부 에지까지 제 2 전극의 물질로 충진되면, 하부 트렌치 영역에 대한 에칭의 영향은 미약하다.
큰 원형 또는 타원형 단면을 가진 트렌치를 생성하기 위해, 트렌치를 생성용 수평 마스크의 개구부는 바람직하게는 원형 또는 타원형이다. 미리 정해진 단면 영역을 통해서, 큰 원형 또는 타원형 단면이 기술적으로 더 간단하게 제조될 수 있고, 그 내부 영역이 더 간단하게 코팅될 수 있다. 이러한 단면 영역의 전형적인 지름은 20nm 내지 500nm의 범위에 있다.
수평 마스크를 완성한 이후에, 이방성 에칭 단계가 수행되고, 이로써 상부 트렌치 영역이 제조된다. 가능한 가장 높은 메모리 셀 밀도를 획득할 수 있도록, 반도체 기판의 표면 부근의 트렌치가 판도체 기판의 표면의 가능한 한 작은 영역을 점유하기 위해, 상부 트렌치 영역은 이방성으로 에칭된다. 반면에, 상부 트렌치 영역의 깊이는 가능한 한 작게 선택되어야 하고, 이는 트렌치 벽으로의 두꺼운 절연성(칼라 산화물 두께)으로 인해서 이러한 영역이 트렌치 캐패시터의 전체 캐패시턴스에 도움을 줄 수 없기 때문이다. 그러나 반면에, 상부 트렌치 영역의 깊이는, 반도체 기판의 표면상에 배치된 캐패시터와 트랜지스터가 서로 전기적으로 적절하게 절연되기에 충분히 캐패시터가 반도체 기판의 표면으로부터 이격되어 있어야 한다. 상부 트렌치 영역은 전형적으로 약 1㎛의 깊이까지 반도체 기판으로 연장되어 있다.
바람직하게는, 수평 마스크는 트렌치 벽에서 수~수십 나노미터까지만큼 들어가서(set back) 생성되도록, 이 길이 만큼 하부가 절단되어 있다. 이는, 기술적으로 피하기 어려운 수평 마스크의 경사(깔데기 형상) 에칭인 경우에, 반도체 기판의 수평 표면 영역이 하부 트렌치 영역을 생성하는 에칭 단계에 의해 덮여지지 않는 것을 보장한다. 덮여지지 않은 반도체 기판의 수평 영역은 트렌치외부의 소망하지 않은 에칭에 대한 공격 영역을 나타낸다.
상부 트렌치 벽의 측벽을 덮는 수직 마스크는 원래, 하부 트렌치 영역이 소망의 형태를 획득하기 위해 널리 자유롭게 선택가능한 방법으로 에칭될 수 있도록, 하부 트렌치 영역내에 캐패시터를 생성하는 동안 상부 트렌치 영역을 덮는 역할을 한다. 이 경우에, 상부 트렌치 영역의 측벽은 바람직하게는 수직 마스크를 완전히 덮고, 그 결과 상부 트렌치 영역의 측벽의 영역은 하부 트렌치 영역을 생성하기 위해 수행되는 에칭에 노출되지 않는다.
이 경우, 수직 마스크를 생성하는 바람직한 방법은 피막 물질의 컨포멀 증착(conformal deposition)과 이어지는 이방성 에칭이다. 이런식으로, 상부 트렌치 영역의 측벽을 완전히 덮는 피복 물질은 크게 수직 측벽에만 남는다. 피복 물질은 바람직하게는 에칭 방법에서, 질화물층 또는 질화물/산화물층("NO 층")으로, 실리콘에 비해서 선택도가 좋고, 외부에서 공급되는 가스에 대한 양호한 확산 장벽을 제공한다.
따라서, 질화물 층 또는 NO 층은 바람직하게는 하부 트렌치 영역 생성시 및 제 1 전극을 생성하기 위한 도핑시에 상부 트렌치 영역의 측벽을 보호하기 위한 수 직 마스크의 역할을 수행한다. NO 층은 깊은 트렌치의 에칭시에 질화물층보다 더 양호한 피복 특성을 가지고 있어서, NO 층은 깊은 트렌치의 생성에 선호된다. 수직 마스크의 NO 층의 두께는 바람직하게는 10nm 내지 30nm 사이이고, NO 층은 바람직하게는 약 15nm의 두께를 가지고 있다.
하부 트렌치 영역은 수평 마스크에 대해서 선택적으로 에칭되고, 수직 마스크에 대해서 선택적으로 에칭된다. 하부 트렌치 영역의 표면은 바람직하게는 캐패시터의 지지 영역의 역할을 한다. 따라서, 최대 하부 트렌치 영역의 표면은 트렌치 캐패시터의 최대 캐패시턴스를 가능하게 한다. 메모리 셀의 집적도가 무엇보다 최소 캐패시턴스에 의해 한정되기 때문에, 하부 트렌치 영역의 에칭은 반도체 기판의 하부 트렌치 영역을 에칭하기 위해 제공되는 체적내에서 최대 하부 트렌치 영역의 표면이 생성되도록 수행되는 것이 바람직하다. 캐패시턴스가 하부 트렌치 영역의 표면에서 생성될 수 있도록, 유전체 물질 및 전극 물질에 의해 확실하게 코팅할 수 있게 하는 것에 주의해야 한다. 신뢰할만한 코팅을 위해서, 트렌치 및 만약 적절하다면, 트렌치의 분기(ramification)는 최소 지름을 가져야 한다.
제 1 바람직한 실시예에서, 하부 트렌치 영역은 기능한 한 깊게 만들어지고, 이는 트렌치 캐패시터의 표면이 하부 트렌치 영역의 깊이에 따라서 선형으로 성장하기 때문이다. 이 경우, 하부 트렌치 영역의 깊이는 수백 마이크로미터의 영역내에 있는 기판의 두께에 의해서만 한정되고, 이 두께는 약 50nm 내지 500nm인 큰 폭의 소정의 직경을 가진 트렌치를 생성할 수 있는 기술적인 가능 범위이다. 바람직하게는, 매우 깊이가 깊은 트렌치는 이방성 에칭에 의해 크게 생성되고, 이는 30이 상의, 바람직하게는 40이상의 트렌치를 생성하는데 사용될 수 있다.
제 2 바람직한 실시예에서, 하부 트렌치 영역에는 가장 큰 가능 지름이 제공되며, 이는 하부 트렌치 영역의 표면이 지름의 제곱으로 성장하기 때문이다. 각각의 경우의 지름은 가능한 한 양호한 트렌치의 실제 단면 형태와 매치하는 원의 지름인 대표 지름을 의미한다. 하부 트렌치 영역의 최대 지름은 원래 반도체 기판에 배치된 트렌치 캐패시터의 밀도에 의해 제한되고, 이는 인접한 트렌치 캐패시터의 하부 트렌치 영역이 서로 접촉하지 않아야 하기 때문이다. 트렌치 캐패시터의 밀도는 반도체 기판의 메모리 셀의 밀도에 의존한다. 가장 높은 가능 메모리 셀 밀도는 상부 트렌치 영역의 단면, 선택 트랜지스터의 영역, 인접 트랜지스터를 절연하는데 필요한 영역 및 가능한 다른 소자에 의해 한정된다. 반도체 기판의 표면상의 메모리 셀에 필요한 다수의 소자는 상부 트렌치 영역의 단면보다 하부 트렌치 영역의 단면이 훨씬더 클 수 있다는 것을 보장한다. 바람직한 실시예에서, 하부 트렌치 영역은 이방성 에칭에 의해 생성되고, 이로써 소망의 트렌치 깊이를 생성하고, 이어지는 등방성 에칭에서, 하부 트렌치 영역을 소망의 트렌치 단면의 지름으로 넓힌다.
제 4 바람직한 실시예에서, 이방성으로 또는 등방성으로 에칭된 하부 트렌치 영역의 표면은 하부 트렌치 영역내의 트렌치 벽에 공극을 생성함으로써 증가된다. 트렌치 캐패시터내에 공극을 생성하는 방법은 예컨대 독일 특허 출원 10055711.2호에 개시되어 있다.
이는 하부 트렌치 영역을 생성하는 에칭 방법의 몇가지 예일뿐이다. 원리적 으로, 본 발명에 따른 방법이 수직 마스크로 상부 트렌치 영역을 피복하고 수평 마스크로 반도체 기판의 표면을 피복함으로써 할 수 있는 것은, 에칭이 수직 마스크 및 수평 마스크에 대해서 선택 가능하다면, 하부 트렌치 영역을 생성하는 임의의 형태의 에칭이 간단한 방식으로 공정 순서에 들어갈 수 있다는 것이다.
하부 트렌치 영역의 표면은 제 2 도전형 물질로 도핑되어서, 제 1 전극이 각각의 경우에 표면에 생성된다. 도핑은 하부 트렌치 영역내에서 저-임피던스 방식으로 접촉하는 표면을 생성하고, 이 표면은 생성될 캐패시터내에서 제 1 전극으로 기능할 것이다. 다른 도전형의 도핑이 반도체 기판에 행해지기 때문에, 제 1 전극은 반도체 기판의 표면상의 회로 소자로부터 전기적으로 절연될 수 있다. 대안으로, 금속으로 만들어진 전극층이 하부 트렌치 영역의 표면에 도포되고, 이 층은 제 1 전극의 기능을 수행할 것이다. 이로써 더 큰 트렌치 캐패시턴스를 달성할 수 있다.
하부 트렌치 영역의 표면의 도핑은 인접한 트렌치의 도핑된 영역이 저-임피던스 방식으로 서로 접속되는 범위까지 수행되는 것이 바람직하다. 이는 층이 저-임피던스 방식으로 도핑되게 하고, 트렌치 캐패시터의 모든 제 1 전극을 서로 접속시키고(매립층), 캐패시터용 단일 기준 전압이 이 층에 인가되게 한다.
제 1 전극을 생성하기 위한 도핑은 깊은 트렌치의 경우에도 트렌치 벽의 균일한 도핑을 가능하게 하는 기상 도핑 공정 단계로 수행되는 것이 바람직하다. 이 경우에, 도핑을 비소를 사용하는 것이 바람직하다. 수직 및 수평 마스크를 통한 피복으로 인해서, 각각의 경우에 하부 트렌치 영역만이 도핑되는 것이 보장된다. 이는 매립층이 하부 트렌치 영역에만 놓이고, 반도체 기판의 표면에 존재하는 전기 회로로의 저항 도전(ohmic conductive) 접속이 존재하지 않는 것을 보장하며, 이 회로는 저장 캐패시터와 쇼트할 것이다. 예컨대 이어지는 열 스텝(drive-in)을 가지고 ASG 코팅의 도움을 받는 상기 설명한 방법과 같은 다른 도핑 방법을 생각할 수도 있다.
이 경우에 유전체는 제 1 전극에 도포된다. 바람직하게는, 각각의 경우에 유전체는 하부 트렌치 영역의 제 1 전극의 표면을 덮는다. 각각의 트렌치 캐패시터의 가장 높은 가능 캐패시턴스를 획득하기 위해, 가장 높은 유전 상수를 가진 물질로 만들어진 매우 얇은 층이 유전체로서 제공된다. 그러나, 최소 층두께는 캐패시터의 전극들 사이의 전압을 위해서 이 층에 제공되어야 하는 소망의 유전체 강도에 의해 제한된다. 따라서, 유전체는 산화물-질화물-산화물(ONO) 층, 질화물-산화물(NO) 층 또는 산화물 층 인 것이 바람직하다. 이들 물질은 최대 종횡비, 즉 트렌치 깊이 대 트렌치 지름의 비를 가지는 트렌치에서도 공지된 방법에 따라서 균일하게 제공된다. 큰 유전 상수로 인해서, 예컨대 하프늄, 지르코늄 또는 루테늄을 포함한 첨가물을 가진 Ta2O5, Al2O3 또는 Al2O3 을 유전체로서 사용하는 하는 것이 바람직하다.
각각의 경우에, 제 2 전극이 유전체 인가되어서 제 1 전극, 유전체 및 제 2 전극이 각각의 트렌치 내의 캐패시터를 형성한다. 제 2 전극은 도전성 물질로 이루어지고, 도핑된 폴리실리콘 또는 금속으로 만들어진다. 가장 큰 캐패시턴스를 획득하기 위해 제 2 전극은 바람직하게는 상부 트렌치 영역까지 연장된다. 제 2 전극은 바람직하게는 상부 트렌치 영역까지 도전성 물질로 트렌치를 충진함으로써 생성된다. 결과적으로, 가장 큰 가능 캐패시턴스를 이루고, 또한 하부 트렌치 영역의 완전한 충진을 통해서 통상적인 외부로부터의 기계 또는 화학적인 영향으로부터 얇은 유전체를 보호하기 위해서, 하부 트렌치 영역의 유전체는 완전히 피복된다. 대안으로, 제 2 전극은 또한 예컨대, 알루미늄 또는 텅스텐, 티타늄 또는 탄탈과 같은 내화(refractory) 금속 중 하나, 이들의 규소 화합물, TiN 또는 이들 도전성 물질의 레이어 스택으로 이루어질 수 있다. 이들 물질은 플로실리콘보다 작은 전기 저항을 가지고 있어서, 그 결과, 매우 깊은 캐패시터의 판독 및 기록시의 직렬 저항은 크게 감소된다.
가장 큰 가능 캐패시턴스를 이루기 위해서, 트렌치가 제 2 전극 물질로 충진될 때, 공극이 형성되는지 여부는 중요하지 않다. 제 2 전극의 물질로 충진되는 동안에 중요한 것은, 유전체로 덮여진 제 1 전극이 제 2 전극 물질로 가능한 한 넓게 충진된다는 점이다.
수직 마스크는 HF 글리콜 또는 고온 포스폰 산을 사용해서 습식 에칭을 통해서 에칭 단계에서 제거되는 것이 바람직하다. 제 1 바람직한 실시예에서, 수직 마스크는 제 2 전극이 유전체에 도포된 이후에 제거된다. 결과적으로, 하부 트렌치 영역은 상세하게는 유전체는, 에칭동안 손상의 영향으로부터 보호된다.
이 경우에, 트렌치는 수직 마스크가 이후에 간단한 방식으로 제거될 수 있는 상부 트렌치 영역의 레벨까지 충진되며, 이 경우에 절연체(칼라)로 대치된다. 게이트의 일부로서 절연체는, 채널 누설 전류가 반도체 메모리의 동작시에 최소화되며, 트랜지스터 채널에서 반전이 발생하지 않을 수 있는 정도로 기생 트랜지스터의 임계 전압(Vthr)을 유지하는 역할을 한다. 유전 물질을 사용한 상부 트렌치 영역까지의 충진 공정은 바람직하게는 도전성 물질을 사용한 트렌치의 컨포멀 피복(conformal coverage)을 통해서 이루어지는 것이 바람직하고, 이어지는 에칭백(etching-back) 단계에서 트렌치 내의 소망의 레벨까지 이루어진다.
다른 바람직한 실시예에서, 수직 마스크는 유전체가 도포되기 전에 제거된다. 이 경우에, 실질적으로 도포되는 유전체는 전체 트렌치 벽 영역을 덮고, 상세하게는 상위 트렌치 영역을 덮는다. 이 방법은 상부 트렌치 영역내의 "매립된 칼라"를 제조하는 것이라면 간단하게 할 수 있다. 이 경우에, 제 2 전극의 점진적인 에칭 백을 위한 보호막으로서 상부 트렌치 영역에서 유전체를 사용할 수 있으며, 이는 폴리실리콘으로 만들어진다. 점진적인 에칭 백은 바람직하게는 "매립된 칼라" 영역의 한정을 위해 수행되는 것이 바람직하다.
마지막으로, 제 2 전극으로부터 선택 트랜지스터로의 도전성 접속부가 생성된다. 도전성 접속부는 선택 트랜지스터의 확산 영역 중 하나로 리드된다. 선택 트랜지스터는 바람직하게는 메모리 목적의 트렌치 캐패시터를 절연하거나, 이를 충전, 방전 또는 판독 가능하게 만드는 역할을 한다. 각각의 경우에 충방전은 도전성 접속부를 통해서 수행된다. 공간을 절약하기 위해서, 도전성 접속부를 통해서 트렌치 캐패시터에 접속된 선택 트랜지스터의 확산 영역은 반도체 기판의 표면의 트렌치 캐패시터의 배면에 가깝게 배치되는 것이 바람직하다.
제 2 전극으로부터 확산 영역으로의 도전성 접속부는 여러가지 방식으로 역할을 수행한다. 제 1 바람직한 실시예에서, 도전성 접속부는 반도체 기판의 표면까지 도전성 물질을 사용해서 트렌치를 충진하고, 반도체 기판의 표면에서 작용하면서 선택 트랜지스터의 확산 위치까지 트렌치 캐패시터의 도전성 물질을 도전성으로 접속시키는 도전성 스트랩("표면 스트랩")을 제조함으로써 생성된다.
제 2 바람직한 실시예에서, 트렌치는 반도체 기판의 표면밑으로만 충진되어서, 반도체 기판의 표면밑의 확산 영역까지 도전성 스트랩("매립 스트랩")을 생성할 수 있다. 더 큰 패킹 밀도는 이 방법을 사용해서 생성될 수 있다. 그러나, 본 발명은 이들 두 방법에 한정되는 것이 아니며, 오히려 확산 위치와 제 2 전극 사이의 접속을 생성하는 모든 도전성 접속부를 포함한다.
바람직한 실시예에서, 수직 마스크는 바람직하게는 낮은 유전 상수를 가지고, 바람직하게는 제 2 전극의 생성 이후에 절연체로 대치된다. 낮은 유전 상수는 상세하게는 수직 마스크의 물질의 유전 상수의 값보다 더 작은 값으로 이해된다. 이런식으로, 주어진 층 두께에 대해서, 기생 트랜지스터의 게이트 영역당 캐패시턴스는 낮고, 트랜지스터 채널 전류를 턴온하기 위한 채널 전류는 증가된다. 이 경우에, 임계전압은 최소 임계 전압에 도달함으로써, 기생 트랜지스터가 반도체 메모리의 동작시에 충분히 작은 누설 전류를 가지게 해야 한다. 동일하게, 최소 유전 상수가 제공되면, 절연체의 층 두께는 더 작게 선택되어서, 트렌치 캐패시터의 최소 가능 단면을 위한 시도를 한다.
절연체용 물질을 선택할 때, 절연체와 반도체 기판 사이의 누설 전류를 최소화하기 위해서, 이 물질이 반도체 기판 물질을 가지고 최대한 격자 결함이 없는 접합부를 형성하는 것을 보장한다. 이러한 누설 전류는 트렌치 캐패시터를 방전시키고 전하 저장을 불가능하게 할 수 있다. 격자 결함이 없는 접합을 위해서, 특히 SiO2-Si 접합부가 선택되는 것이 바람직하고, 이 SiO2는 열적으로 생성되는 것이 바람직하다. 따라서, 바람직한 실시예에서, 절연체는 상부 트렌치 영역의 측벽의 열 산화의 도움으로 생성된다.
또한, 충분히 높은 임계 전압을 위해 미리 결정된 절연체 두께를 생성하기 위해 산화된 측벽상에 산화층이 증착되는 것이 바람직하다. 이 경우에, 미리 정해진 층 두께는 기생 트랜지스터의 최소 임계 전압을 달성하는데 필요한 영역당 최소 캐패시턴스로 부터 유도된다.
상부 트렌치 영역의 측벽에 절연체를 생성하는 것은 절연 물질로 만들어진 층을 생성하고, 이어서 이방성 에칭을 통해 대부분의 수직면에만, 상세하게는 수직 상부 트렌치 영역의 벽에 절연 물질을 남겨둠으로써 이루어진다.
절연체는 바람직하게는 상부 트렌치 영역내의 반도체 기판의 수직 마스크를 제거한 이후에 생성된다. 절연체("칼라")는 바람직하게는 반도체 기판으로부터 상부 트렌치 영역내의 제 2 전극을 절연시키는 역할을 한다. 이런식으로, 상부 트렌치 영역을 통해서 제 2 전극과, 그 관련된 선택 트랜지스터사이의 도전성 접속부의 경로를 지정하는 것이 가능하다. 절연체는 바람직하게는 충분한 층 두께를 가지고 있다. 메모리 동작시의 바람직하지 않은 저장 캐패시터의 전하의 손실을 피하기 위해서, 기생 트랜지스터의 임계 전압을 증가시키기 위해, 절연체의 충분한 층 두께가 필요하다.
절연체는 바람직하게는 하부 트렌치 영역의 표면의 도핑 이후에 생성되며, 이는 이런 식으로 절연체가 도핑의, 예컨대 기상 도핑(GPD) 공정의 손상에 노출되기 때문이다. 반도체 기판으로부터 제 2 전극을 전기적으로 절연시키는 "칼라"로서의 역할을 하는 기판은, 접합 영역에서 누설 전류가 발생되지 않도록 가능한 한 반도체 기판에 대한 단점이 없는 접합층을 가져야 한다. 반도체 기판에 대해 양호한 접합 층을 가지기 위해서, 도핑, 에칭과 같은 단계에 가능한 한 가장 적게 노출되는 것이 유익하다.
제 2 전극이 도포된 이후, 및 절연체가 생성되기 전에 상부 트렌치 영역내의 반도체 기판이 에칭되는 것이 바람직하다. 에칭으로 인해서 상부 트렌치 영역의 적어도 일부의 단면이 확장된다. 상부 트렌치 영역의 단면의 확장은, 바람직하게는 상부 트렌치 영역의 추가적인 수축이나 클로져(closure)를 발생시키지 않으면서 상부 트렌치 영역내에 충분한 공장을 가진 절연체 또는 "칼라"용 공간을 제공하는 역할을 한다. 특히, 300nm 이하 또는 바람직하게는 100nm이하의 대규모 집적 트렌치 캐패시터의 제조시에, 상부 트렌치 영역내의 추가적인 수축은 물질로, 상세하게는 제 2 전극의 물질(예컨대, 폴리실리콘)로 트렌치를 충전하는 것을 어렵게 한다.
트렌치의 충진 이후의 반도체 기판의 상부 트렌치 영역의 에칭은 제 2 전극의 물질, 예컨대 폴리실리콘에 대해 선택적으로 수행될 수 있지만 그래야 되는 것 은 아니다. 상부 트렌치 영역내의 반도체 기판의 에칭이 몇 10nm의 깊이까지만 수행되기 때문에, 제 2 전극의 물질이 동시에 에칭되는지는 중요하지 않고, 이 물질은 반도체 기판의 수 ㎛까지 확장된다.
상부 트렌치 영역내의 에칭은 바람직하게는 질화물 층, 질화물/산화물 층 또는 산화물 층인 제 2 라이너(liner)에 대해서 선택적으로 수행되는 것이 바람직하다. 제 2 라이너는 트렌치의 상부 에지까지 상부 트렌치 영역의 상부 영역을 보호하는 것이 바람직하고, 이로써, 트렌치의 상부 에지의 트렌치의 단면의 확장을 방지한다. 이러한 확장은 반도체 기판의 주표면상의 트렌치 캐패시터의 영역 요구를 증가시킬 것이다.
또한, 제 2 라이너는 상부 트렌치 영역내의 에칭이 반도체 기판의 주표면에 대해 잘 정해진 거리를 두고 수행되는 것을 보장한다. 반면에, 이는 상부 트렌치 영역내의 영역이 에칭되지 않고 남아있게 하며, 이는 "표면 스트랩" 또는 "매립된 스트랩"의 형태로 선택 트랜지스터와 제 2 전극사이에 도전성 접속부를 생성하는데 필요하다. 반면에, 반도체 기판의 주표면에 대해서 충분한 거리를 두고 "매립 칼라"를 생성하는 것이 바람직하기 때문에, "매립 칼라"는 전기 소자의 기능, 예컨대 반도체 기판의 주표면상에서의 선택 트랜지스터를 저하시키지 않는다. 높은 메모리 셀의 집적도는 이런식으로 가능하다.
반도체 기판은 바람직하게는 하기의 단계를 통해서 상부 트렌치 영역내의 에칭을 위해 오픈된다.
a) 상기 제 2 전극의 물질로 상기 트렌치를 충진하는 단계와,
b) 상기 상부 트렌치 영역내의 제 1 에칭 백 스텝까지 상기 제 2 전극의 물질을 에칭 백하는 단계와,
c) 제 2 라이너로 상기 제 1 에칭 백 스텝 상의 상기 트렌치 벽을 피복하는 단계와,
d) 상기 제 2 에칭 백 스텝까지 상기 제 2 전극의 물질을 에칭백하는 단계와,
e) 상기 제 2 라이너에 대해서 선택적으로 상기 반도체 기판을 오픈하는 단계.
이 오픈 방법은 상부 트렌치 영역내의 잘 정해진 영역내에서, 즉 제 1 에칭 백 스텝과 제 2 에칭 백 스텝 사이에서 반도체 기판을 에칭하는 것을 가능하게 한다.
절연체("매립 칼라")는, 상부 트렌치 영역내에서 바람직하게는 제 1 에칭 백 스텝과 제 2 에칭 백 스텝 사이에서 에칭되는 영역상에 생성되는 것이 바람직하다. 이러한 절연체의 배치는 상부 트렌치 영역의 수축을 막는다. 또한, 상부 트렌치 영역내의 에칭은 트렌치 수축없이, 상부 트렌치 영역내의 기생 트랜지스터의 임계 전압이 기생 트랜지스터 전류가 저장 캐패시터를 방전시킬 수 있을 정도로 높은, 큰 층 두께를 가진 절연체를 상부 트렌치 영역내에 생성하는 것을 가능하게 한다.
바람직한 실시예에서, 제 2 라이너가 유전체에 도포된다. 결과적으로, 유전체는 매립된 칼라를 생성하기 전에 제거될 필요가 있다. 동시에, 유전체 및 제 2 라이너는 함께 상부 트렌치 영역내의 반도체 기판의 에칭시에 양호한 피복부를 예 컨대, NO 층의 형태로 형성한다.
다른 바람직한 실시예에서, 제 2 라이너가 반도체 기판에 도포된다. 이 경우에, 적어도 오픈 영역에 제 2 라이너를 도포하기 전에 유전체를 제거할 필요가 있다. 그러나, 유전체를 제거하는 이후의 단계는 생략된다. 충분한 두께가 제공되면, 또한 단일 층으로서의 제 2 라이너는 상부 트렌치 영역내의 제 2 기판의 선택 에칭시에 충분한 보호를 제공한다.
제 3 바람직한 실시예에서, 제 2 라이너는 유전체에 도포되어서, 바람직하게는 ISSG(In-Situ Steam Generator)를 통해서 산화물로 변환된다. 유전체가 NO 층이면, 산화물 층은 ISSG 공정 단계를 통해서 라이너-NO 층 조합으로부터 생성된다. 이렇게 생성된 산화물층은 상부 트렌치 영역내의 반도체 기판의 에칭을 위한 마스크로서 제 2 라이너와 같이 대치될 수 있어서, 기판 공정 단계는 제 2 라이너를 가진 공정 단계와는 거의 다르지 않다.
도 1은 종래의 기술에 따른 트렌치 캐패시터 및 선택 트랜지스터를 구비한 메모리 셀을 도시하는 도면,
도 2a-2f는 트렌치 캐패시터 및 선택 트랜지스터를 구비한 메모리 셀을 제조하는 종래의 기술에 따른 방법을 도시하는 도면,
도 3s-3h는 트렌치 캐패시터 및 선택 트랜지스터를 구비한 메모리 셀을 제조하는 본 발명에 따른 방법의 실시예를 도시하는 도면,
도 4는 캐패시터 영역내에서 트렌치가 확장되는 본 발명에 따른 트렌치 캐패시터를 도시하는 도면,
도 5는 캐패시터 영역내에 공극을 가진 본 발명에 따른 트렌치 캐패시터를 도시하는 도면,
도 6a-6j는 "매립 칼라"를 구비한 트렌치 캐패시터 및 선택 트랜지스터를 구비한 메모리 셀을 제조하는, 본 발명에 따른 방법의 제 2 실시예를 도시하는 도면,
도 7a-7c는 "매립 칼라"를 구비한 트렌치 캐패시터 및 선택 트랜지스터를 구비한 메모리 셀을 제조하는 본 발명에 따른 방법의 제 3 실시예를 도시하는 도면.
도 1 및 도 2a는 앞에서 이미 설명되었다.
도 3a 내지 도 3h는 트렌치 캐패시터 및 선택 트랜지스터를 구비한 메모리 셀메모리 셀을 제조하는 본 발명에 따른 방법의 실시예를 도시하고 있다.
도 3a는 본 발명의 p_도핑된 실리콘 웨이퍼인 반도체 기판(3-1)을 도시하고 있으며, 이 도포된 레이어 스택은 얇은 패드 산화물(3-2), 질화물 층(3-3), 약 1㎛ 내지 2㎛의 두께를 가진 산화물(3-4) 및 200nm 내지 300nm 두께를 가진 폴리실리콘 층(3-5)을 포함한다. TEOS 층(3-4)은 예컨대 실란 산화물과 같은 다른 산화물을 포함할 수 있다.
이후에, 폴리실리콘 층(3-5)은, 반도체 기판(2-1)내의 트렌치 캐패시터용으로 생성될 트렌치의 구조, 위치 및 단면을 규정한 표준 포토리소그래피 방법의 도 움으로 패터닝된다. 이후에, 바람직하게는 건식 에칭 가스(3-6)를 사용해서, 제 1 수직 마스크(3-8a)는 이방성 에칭 단계를 통해서, TEOS 산화물(3-4), 질화물 층(3-3) 및 패드 산화물(3-2)을 지나서 선택적으로 폴리실리콘 층(3-5)에 대해서 생성된다. 이 경우에, 오픈 마스크 영역내에서, 브리치(breach)가 질화물 층(3-2)과 패드 산화물(3-2)을 완전하게 지나는 것을 보장하기 위해서, 에칭은 바람직하게는 약 10nm 내지 20nm 정도 실리콘으로 연장된다(도 3b). 제 1 수평 마스크(3-8a)는 하드 마스크라 불린다.
바람직하게는 건식 에칭 단계에서, 제 1 수평 마스크(3-8a)에 대해 선택적으로 상부 트렌치 영역(3-10a)을 생성하는 이방성 에칭이 이어진다. 상부 트렌치 영역은 전형적으로 p-도핑된 실리콘의 약 500nm 내지 1500nm의 깊이까지 들어간다. 폴리실리콘 층(3-5)은 이방성 에칭 이후에 대부분 또는 완전히 제거된다.
수직 마스크를 생성하기 위해, 약 15nm의 두께를 가진 실리콘 질화물층이 실질적으로 도포되고, 이방성으로 에칭된다. 이방성 에칭의 결과, 실리콘 질화물 층의 거의 수직으로 작용하는 층 소자만이 트렌치 내에 남아 있고, 이 층 소자는 도 3c에 수직 마스크(3-11)로 도시되어 있다. 약 15nm의 수직 마스크는 기상 도핑(하부 트렌치 영역의 도핑), 공극의 생성, 등방성 에칭에 의한 확장된 트렌치 영역의 생성과 같은 공정 단계에 대해서 상부 트렌치 영역을 보호하기에 충분하다. 수직 마스크는 에칭 동안 트렌치 영역내의 수평 마스크(3-8a)의 층들을 더 보호한다. 패드 산화물(3-2)은 특히 TEOS 산화물(3-4)이 이후에 제거되는 습식-화학 에칭에 반응한다.
수직 마스크를 생성하기 위한 실리콘 질화물층의 대안으로, 약 15nm의 두께를 가진 실리콘 산화물/실리콘 질화물층을 사용할 수 있다. 하부 트렌치 영역을 생성하기 위한 이방성 에칭 동안, 이러한 실리콘 산화물/실리콘 질화물 층은 질화물 하나만으로 보다는 더 양호한 내구력을 가지고 있어서 바람직한 방법이다.
실리콘 산화물/실리콘 질화물 층을 생성하기 위해, 우선 약 10nm의 두께를 가진 질화물 층이 LPCVD 공정(715℃의 온도, 170mTorr의 압력의 NH3/SiH2Cl2 가스 혼합물, 지속 시간 14분)에서 컨포멀 방식으로 증착되는 것이 바람직하다. 따라서, 하기와 같은 다양한 가능성이 존재한다.
a) 제 1 바람직한 방법 단계에서, 질화물의 거의 절반은 900℃의 온도에서, ISSG 방법(33% H2 원소를 가진 O2, 압력:10.5Torr, 지속시간: 최대 120초)으로 실리콘 산화물로 변화되어서, 그 결과 약 5nm의 두께를 가진 질화물층을 구비한 NO층 및 약 9nm의 두께를 가진 실리콘 산화물층을 생성한다.
b) 제 1 바람직한 방법 단계에서, 질화물은 약 1050℃에서 LOCOS 방법 단계(10000 sccm O2 유량, 약 16.5분의 지속 시간) 처리되어서, 검출기는 약 35nm의 두께를 가진 산화물 층(검출기내의 산화물)을 나타낸다. 이런식으로, 질화물 층은 약 7nm의 두께를 가지며, 그 안에 5nm의 두께를 가진 산화질화물(oxinitride)층이 놓인 질화물 층으로 변환된다.
이들 방법 중 하나를 통해서, 약 10 내지 20nm의 두께를 가진 실리콘/실리콘 질화물 층 또는 실리콘 산화물/실리콘 질화물 층이 획득된다. 다음으로, 이방성 에칭이 수행되어서 수평 층 요소가 제거되고 수직으로 작용하는 층 요소만이 남는다. 남아있는 수직 실리콘 산화물/실리콘 질화물 요소는 도 3c에서 수직 마스크(3-11)로 도시되어 있다.
하부 트렌치 영역(3-10b)은 종래의 기술에 따라서, 제 1 수평 마스크(3-8a)에 대해서 선택적으로 그리고, 수직 마스크(3-11)에 대해서 선택적으로, 이방성 에칭 단계의 도움으로 생성될 수 있다. 이 에칭 단계는 전형적으로 반도체 기판의 5㎛ 내지 10㎛까지 연장된다. 그러나, 이 깊이는 한가지 값으로 고정된 것이 아니여서, 훨씬 더 깊은 트렌치(3-10:도 3d)를 생성할 수 있다. 이방성 에칭 단계의 결과로, TEOS 산화물층(3-4)은 하부 트렌치 영역의 깊이에 따라서 상당히 얇아진다.
기술적인 이유로, 제 1 수평 마스크(3-8a)는 종종 수직으로, 비스듬히 또는 깔데기 형상으로 작용하지 않는다. 깔데기 형상 개구부 에지는 깔데기 형상 영역내의 제 1 수평 마스크(3-8a)의 두께가 하부 트렌치 영역(3-10b)의 이방성 에칭 동안 하부에 놓인 반도체 기판(3-1)을 보호하기에 충분하지 않다는 결론을 가질 수 있다. 이 경우, 반도체 기판(3-1)의 수평 표면 영역은 오픈되어서, 하부 트렌치 영역(3-10b)내의 큰 표면을 생성하는 에칭이 의도와는 달리 반도체 기판(3-1)의 수평 표면 영역을 에칭하기도 한다. 반도체 기판(3-1)의 의도하지 않은 수평 표면 영역의 에칭을 피하기 위해서, 상부 트렌치 영역(3-10a)을 확장하는 등방성 에칭 단계가 하부 트렌치 영역(3-10b)의 이방성 에칭 이전에 수행되는 것이 바람직하다. 이 확장은 개구부의 에지의 기울기에 따라서 5nm 내지 50nm에 놓일 수 있다. 따라 서, 제 1 수평 마스크(3-8a)의 경사 개구 에지는 하부 절단된다. 수직 마스크(3-11)의 도포 이후에, 하부 트렌치 영역(3-10b)의 이방성 에칭 동안, 반도체 기판(3-1)의 수평 표면 영역은 깔데기 형상 개구 에지 영역이 에칭되는 경우에도 오픈되지 않는다.
TEOS 층(3-4)은 습식 화학적으로 제거될 수 있고, 그 결과 제 1 수평 마스크(3-8a)는 감소되어서 더 얇은 제 2 수평 마스크(3-8b)를 형성한다. 습식-화학적 에칭은 본 발명에 따른 방법에 의해 수행될 수 있고, 이는 수직 마스크가 습식 화학의 영향으로부터 특히 패드 산화물(3-1)을 보호하고, 결론적으로 질화물 층(3-3)이 반도체 기판(3-1)으로부터 벗겨지는 것을 방지하기 때문이다.
TEOS 산화물 층(3-4)의 제거 이후에, 트렌치 캐패시터의 제 1 전극을 생성하기 위해, 하부 트렌치 영역(3-10b)의 벽은 예컨대 비소를 사용해서 기상 도핑(GPD) 방법에 의해 n-도핑되는 것이 바람직하다. n-형 도핑은 제 1 전극이 p-반도체 기판으로부터 전기적으로 절연되고, 따라서 반도체 기판의 표면에 도포되는 전기 스위칭 소자로부터 절연되는 것을 의미한다. 원리적으로, 트렌치는 서로 가깝게 패킹되어서, 그 결과 인접한 트렌치의 n-도핑된 영역이 중첩되어서 n-도핑된 매립 층(3-12)을 형성한다. 매립 층(3-12)을 통해서, 인접한 트렌치 캐패시터의 제 1 전극은 저-임피던스로 서로 접속되고, 고정된 기준 전위에 놓인다.
도 3e는, 하부 트렌치 영역(3-10b)이 n-도핑된 이후에, 추가적으로 유전체(3-19)로 코팅되고, 폴리실리콘(3-20)에 의해서 부분적으로 충진된 트렌치 캐패시터를 도시하고 있다. 유전체(3-19)는 바람직하게는 산화물 층, 질화물-산화 물(NO) 층 또는 산화물-질화물-산화물(ONO)층을 포함한다. 이들 물질은 신뢰할만하게, 즉 양호한 절연 특성을 가지고, 종횡비(트렌치 깊이 대 트렌치 지름의 비)가 큰 트렌치내에도 도입된다. 폴리실리콘(3-20)은 표준 방법으로 도포되고, 에칭 단계에 의해서, 한편으로는 하부 트렌치 영역(3-10b)내의 유전체(3-19)를 덮지만 반면에 상부 트렌치 영역(3-10a)을 크게 남겨두도록 제거된다. 개구 상부 트렌치 영역(3-10a)을 통해서, 수직 마스크(3-11)는 이후에 용이하게 제거될 수 있고, 낮은 유전 상수를 가진 새로운 절연체로 대치될 수 있다.
도 3f는 상부 트렌치 영역(3-10a)내의 유전체(3-19) 및 수직 마스크(3-11)가 에칭에 의해 제거되고, 그 결과 상부 트렌치 영역(3-10a)의 측벽이, 소위 칼라라 불리는 절연체에 의해 도포되지 않은 트렌치 캐패시터를 도시하고 있다. 절연체는 층 두께 및 물질에 대해서, 다음 기생 트랜지스터의 임계 전압(Vthr)이 높아서, 반도체 소자의 동작시에 이 기생 트랜지스터가 그 트랜지스터 채널내에서 누설 전류가 충분히 작도록, 설계되어야 한다.
도 3g는 절연체 층이 도포되고, 상부 트렌치 영역(3-10a)의 에지에 절연체(3-30)만이 남도록 이방성 에칭된 이후의 트렌치 캐패시터를 도시하고 있다. 절연체 층은 실리콘과 실리콘 산화물 사이의 저-누설-전류 접합을 보장하는 열 산화 및 이어서, 소망의 절연체 층의 두께를 생성하는 산화물 증착에 의해 생성된다. 절연층의 층 두께는 전형적으로 약 15-50nm이므로, 기생 트랜지스터의 임계 전압은 약 4V이다.
이후에, 트렌치 캐패시터의 제 2 전극이 생성될 선택 트랜지스터에 도전성으로 접속될 수 있도록, 트렌치(3-10)는 상부 폴리실리콘(3-20b)으로 충진되어서 평탄화된다.
도 3h는 트렌치 캐패시터의 이면에 선택 트랜지스터(3-49)를 생성한 이후의, 그리고 하부 폴리실리콘(2-20a)에 의해 제공되는, 선택 트랜지스터(3-49)와 제 2 전극 사이의 도전성 접속부를 생성한 이후의 트렌치 캐패시터를 도시하고 있다. 본 실시예에서, 도전성 접속부는 도전성 스트랩(3-44:"매립 스트랩") 및 상부 폴리실리콘(3-20b)으로 이루어진다. 그러나, 선택 트랜지스터(3-49) 와 제 2 전극(2-20a) 사이의 도전성 접속부의 타입은 본 발명에 따라서 다양한 다른 방식으로 이루어질 수 있다. 예컨대, "매립 스트랩"은 "표면 스트랩"으로 대치될 수 있다.
선택 트랜지스터는 종래의 기술에 따라 생성된다. 상부 폴리실리콘(3-20b)을 통해서 선택 트랜지스터(3-49)를 트렌치 캐패시터의 제 2 전극(3-20a)에 접속시키는 도전성 스트랩(3-44)은 종래의 기술의 방법 중 하나에 따라서 제조된다.
또한, 도 3h)는 점선으로 표시된 기생 트랜지스터(3-45)의 영역을 도시하고 있는데, 이 기생 트랜지스터를 통해 선택 트랜지스터의 매립층(3-12)과 드레인(3-40) 사이에 도전성 접속부가 만들어질 수 있다. 그러나, 절연체(3-30)는 그 층 두께가 약 30㎚이고 상대 유전율이 단지 3.9이기 때문에(SiO2), 본 실시예에서 임계 전압(Vthr)은 3-4V 이상이다. 이는 동작시 트렌치 캐패시터에서 볼 수 있는 1.8-2.8V의 최대 전압보다 훨씬 더 높다. 절연체(3-30)로부터 반도체 기판(3-1)으로의 고품질의 격자 변화(lattice transition)는 또한 기생 트랜지스터(3-45)의 누설 전류를 최소화한다.
도 4는 청구항 제 1 항에 따른 방법의 바람직한 실시예에 의해 생성되는 트렌치 캐패시터의 다른 실시예를 도시한 것이다. 도 4에서는, 하부 트렌치 영역을 생성하기 위한 이방성 에칭 외에, 등방성 에칭 단계가 수행되어, 하부 트렌치 영역(3-10)을 확장하고, 따라서 트렌치 캐패시터의 캐패시턴스를 증가시킨다. 이 실시예는, 트렌치 확장이 하부 트렌치 영역 내에서만 선택적으로 이루어지기 때문에, 이 확장이 메모리 셀의 집적 밀도를 희생시키지 않으며, 선택적인 트랜지스터 및 절연 스트리핑의 결과로 반도체 기판의 표면 상의 메모리 셀이 반도체 기판 내의 트렌치 캐패시터보다 더 큰 영역을 요구하므로 여전히 확장을 위한 여분의 공간이 존재한다고 하는 이점을 갖는다.
본 발명에 따른 방법은 확장된 하부 트렌치를 생성하기 위한 부가적인 에칭 단계를 쉽게 추가할 수 있는데, 이는 수직 마스크(3-11)가 아무런 문제없이 하부 및 상부 트렌치 영역을 별도로 처리할 수 있도록 할 수 있기 때문이다.
도 5는 청구항 제 1 항에 따른 방법의 바람직한 실시예에 의해 생성되는 트렌치 캐패시터의 다른 실시예를 도시한 것이다. 도 5에서는, 하부 트렌치 영역을 생성하기 위한 이방성 에칭 외에, 전기화학 에칭 단계가 수행되는데, 이 단계에 의해 공극(mesopores)(3-50)이 하부 트렌치 영역의 벽에 생성된다. 공극은 우드웜-홀형 방식(woodworm-hole-like manner)으로 실행되는 채널로서, 크기가 약 2㎚ 내지 50㎚이고 n형으로 도핑된 실리콘 내에서의 전기화학 에칭 동안 생성된다. 따라 서, 공극(3-50)은 하부 트렌치 영역(3-10b)의 표면 영역을 크게 증가시키며, 캐패시터 영역을 확장하는데 이용된다(도 5의 확장 상세도 참조). n형으로 도핑된 실리콘 내의 공극의 생성 및 트렌치 캐패시터에 대한 이들의 바람직한 사용에 대한 추가적인 상세는 M.Goldbach의 독일 특허출원 제 10055711.2에 개시되어 있다. 하부 트렌치 영역 내의 공극은, 하부 트렌치 영역에서만 선택적으로 이루어지기 때문에, 상기 표면의 확장이 메모리 셀의 집적 밀도를 희생시키지 않으며, 공극에 이용될 수 있는 공간이 여전히 존재한다는 이점을 갖는다.
본 발명에 따른 방법은 공극을 생성하기 위한 부가적인 전자화학 에칭 단계를 쉽게 추가할 수 있는데, 이는 수직 마스크(3-11)가 아무런 문제없이 하부 및 상부 트렌치 영역을 별도로 처리할 수 있도록 할 수 있기 때문이다.
도 6a 내지 도 6j는 메모리 셀용 트렌치 캐패시터를 제조하기 위한, 본 발명에 따른 방법의 다른 실시예를 도시한 것으로, 이 경우에 반도체 기판으로부터 제 2 전극의 전기 절연을 위해 "매립된 칼라(buried collars)"가 사용된다.
다음의 방법은 트렌치의 직경이 300㎚ 미만, 바람직하게는 100㎚ 미만인 초대형 집적 메모리 셀에 대해 특히 적합하다. 이 경우에, 이들 트렌치의 종횡비는 40보다 큰 것이 바람직하며, 보다 바람직하게는 50보다 큰 것이 더 바람직하며, 따라서 트렌치 깊이는 통상적으로 4㎛ 내지 10㎛ 범위 내이다.
상부 트렌치 영역(4-10a) 및 하부 트렌치 영역(4-10b)을 갖는 트렌치(4-10)를 생성하기 위한 제 1 공정 단계는 도 3a 내지 3d에 도시한 공정 단계들과 유사하다. 도 3d에서와 같이, 도 6a는 반도체 기판(4-1) 상에 마스크 개구(4-9)로 패터 닝된 층 스택을 도시하고 있는데, 이 층 스택은 본 실시예에서 패드 산화물(4-2), 질화물층(4-3) 및 하드 마스크층(4-4)으로 이루어져 있다. 본 실시예에서, 하드 마스크(4-4)의 재료는 산화물, 바람직하게는 TEOS 산화물 또는 시레인 산화물이다. 이 하드 마스크(4-4)는 청구항에 기재된 수평 마스크에 대응한다.
도 6a는 또한 트렌치(4-10)를 도시하고 있는데, 이 트렌치는 도 3b 내지 도 3d에 도시된 바와 같은 이방성 에칭, 즉, 제 1 이방성 에칭에 의해 생성되는데, 먼저 상부 트렌치 영역(4-10a)이 통상적으로 1㎛ 내지 1.5㎛의 깊이를 갖는 실리콘 기판 내에서 생성된다. 바람직하게는 10㎚ 내지 15㎚의 두께를 갖는 실리콘 산화물/질화물 이중 층을 포함하는 수직 마스크(4-11)("제 1 라이너")의 생성 후에, 하부 트렌치 영역(4-10b)이 이방성 에칭에 의해 생성되며, 따라서 본 실시예에서는 총 트렌치의 깊이가 대략 7㎛가 된다. 그 다음에, 등방성 에칭이, NH4OH를 이용하는 습식 화학 공정에 의해, 하드 마스크(4-4) 및 수직 마스크(4-11)에 대해 선택적으로 수행되어, 하부 트렌치 영역(4-10b)을 확장한다.
도 6b는 실리콘의 등방성 에칭 후의 트렌치들(4-10) 중 하나의 트렌치를 도시한 것으로, 하부 트렌치 영역은 측면 및 길이 방향으로 확장되어 있다. 따라서 등방성 에칭은 하부 트렌치 영역(4-10b)을 갖는 병(bottle)의 몸체와 상부 트렌치 영역(4-10b)을 갖는 병의 목을 갖는 프로파일("습식 바틀(wet bottle)")을 형성하는 "병 모양의(bottle-like)" 트렌치를 생성한다. 하부 트렌치 영역(4-10b)에서의 확장(widening)은 가장 큰 캐패시턴스를 생성하기 위해 보다 큰 트렌치 벽의 영역 을 제공하기 위한 가능한 방법들 중 하나일 뿐이다. 반구상의 그레인(HSG)을 사용하거나 공극을 생성하는 공지되어 있는 방법들과 같은 하부 트렌치 영역 내의 트렌치의 벽 표면을 확장하기 위한 다른 공정-호환가능한(process-compatible) 방법들이 대안으로 혹은 추가로 사용될 수 있다.
도 6c는, 예컨대, 비소를 이용한 GPD(기상 도핑) 공정 후의 트렌치(4-10)를 도시한 것으로, 도 3e에서 나타낸 바와 같이, 상기 공정은 하부 트렌치 영역(4-10b) 내의 트렌치 벽에 약 1019 1/㎤의 도핑 농도를 제공한다. 상기 도핑은 트렌치 캐패시터의 제 1 전극(4-12)이 형성된다는 것을 나타낸다. 트렌치 캐패시터는 인접하는 n형으로 도핑된 영역들이 서로 병합되도록 서로 가까이에 배치되는 것이 바람직하다. 그 결과, 서로 중첩된 n형으로 도핑된 영역들이 함께 반도체 기판(4-1) 내의 저-임피던스 매립 영역을 형성한다.
도 6d는 수직 마스크(4-11)가 HF 글리콜을 이용하여 습식 화학적으로 제거된 후의 트렌치(4-10)를 도시한 것이다. 또한, 하드 마스크(4-4)(수평 마스크)는, 예컨대, BHF를 이용하는 에칭에 의해 제거되었다.
도 6e는 유전체(4-19)가 증착된 후의 트렌치 캐패시터(4-10)를 도시한 것이다. 유전체는, 도 3e에 도시한 바와 같이, 통상적으로 두께가 5㎚인 질화물/산화물층이다. 예컨대, 산화물-질화물-산화물, 질화물-산화물, 산화물, Al2O3, Ta2 O5, Al2O3를 포함하는 층, 또는 화합물층을 포함하는 기타 유전체들이 또한 사용될 수 있다. 유전체(4-19)의 증착 후에, 트렌치는 또한 도전성 재료, 바람직하게는 도핑 된 폴리실리콘으로 충진된다. 따라서, 폴리실리콘은 트렌치 캐패시터의 제 2 전극(4-20)을 나타내며, 캐패시터는 제 1 전극(4-12), 유전체(4-19) 및 제 2 전극(4-20)의 폴리실리콘에 의해 형성된다. 또한, 그 다음에 CMP 평탄화 단계가 행해져서, 질화물층(4-3) 상의 제 2 전극(4-20)의 폴리실리콘 및 유전체(4-19)를 제거한다.
그 다음에 상부 트렌치 영역(4-10a)이 처리된다. 하부 트렌치 영역(4-10b)은 폴리실리콘(4-20)으로 충진됨으로써 주로 기계적으로 그리고 화학적으로 보호되기 때문에, 상부 트렌치 영역(4-10a)을 구성하기 위한 공정 단계들은 주로 하부 트렌치 영역(4-10b)의 상태와 독립적으로 수행될 수 있다.
도 6f는, 제 2 전극(4-20)의 폴리실리콘이 바람직하게는 표준 등방성 건식 에칭에 의해 제 1 에칭-백(etching-back) 단계에서 에칭-백되어, 전극 표면(4-64)이 실리콘의 상부 에지 아래로 약 200-500㎚ 낮아진 후의 상부 트렌치 영역(4-10a)을 확장하여 상세하게 도시한 것이다("제 1 에칭-백 단계"). 그 다음에, 두께가 약 10㎚이고 바람직하게는 질화물로 이루어진 제 2 라이너(4-60)가 컨포멀 방식으로 증착되고, 추가적인 이방성 건식 에칭 단계에서 하부 수평 영역 내에 오프닝이 형성된다. 이방성 에칭의 결과, 제 2 라이너(4-60)가 제 2 전극 표면(4-64) 위의 수직 트렌치 벽 상에만 남는다.
도 6g는 제 2 전극(4-20)의 폴리실리콘이 제 2 에칭-백 단계에서 에칭되어, 제 2 전극 표면(4-64)이 추가로 500㎚ 내지 1000㎚ 낮아진 후의 상부 트렌치 영역(4-10a)을 도시한 것이다("제 2 에칭-백 단계").
도 6h는 유전체(4-19)를 제 2 라이너(4-60)에 대해 선택적으로 제거하는 상기 에칭 단계 후의 상부 트렌치 영역(4-10a)을 도시한 것이다. 유전체(4-19)는 HF 글리콜을 이용하여 에칭하는 것이 바람직하다. 따라서, 반도체 기판(4-1)은 제 1 에칭-백 단계와 상부 트렌치 영역 내의 반도체 기판의 에칭을 위한 제 2 에칭-백 단계 사이에 상부 트렌치 영역 내에서 오픈된다.
그 다음에, 제 2 라이너(4-60)에 대해 선택적으로 상부 트렌치 영역(4-10a) 내에서의 에칭 단계가 이어지는데, 이 에칭 단계에서 실리콘을 약 10 내지 25㎚의 깊이로 에칭하며, 따라서 그 직경이 상부 트렌치 영역(4-10a)의 일부에서 이에 대응하여 증가한다. 증가된 직경은, 그 후에 충분히 두꺼운 절연체층(4-62) 배치를 위해, 특히 "매립 칼라"를 위해 사용될 수 있다. 제 2 라이너(4-60)에 대해 선택적으로 상부 트렌치 영역에서 실리콘을 에칭하는 것은 등방성 및 이방성 에칭에 의해 이루어질 수 있다.
도 6i는 매립된 절연체(4-62)("매립 칼라")가 LPCVD 또는 PECVD 증착에 의해 에칭된 실리콘 상에서 증착된 후의 상부 트렌치 영역(4-10a)을 도시한 것이다. 매립된 절연체의 층의 두께는, 매립된 칼라(4-62)가 인접하는 트렌치 벽 상에서 돌출하지 않거나 또는 크게 돌출하지 않도록, 에칭의 깊이보다 더 두껍지 않은 것이 바람직하다. 이런 방식으로, 매립된 칼라는, 예컨대, 폴리실리콘으로 상부 트렌치 영역을 충진하는 것을 방해하지 않는다. 동시에, 매립된 칼라는, 메모리 동작 동안, 상기 기생 트랜지스터의 채널에 대응하는 트렌치 병목을 따른 전류의 흐름을 억제할 정도로 두꺼울 수도 있다.
도 6j는 HF 글리콜을 사용한 에칭 단계에 의해 상부 트렌치 영역(4-10a)에서 제 2 라이너(4-60) 및 유전체(4-19)가 제거되고, 트렌치(4-10)가 폴리실리콘으로 완전히 충진된 후의 트렌치 캐패시터를 도시한 것이다. 평탄화 단계 후에, 제 2 전극 표면(4-64)은 다시 반도체 기판(4-1)의 표면이 된다.
예컨대,, 표면 스트랩 또는 "매립 스트랩"을 갖는 판독 트랜지스터에 대한 도전성 접속부를 형성하기 위한 추가적인 단계들은 당업자에게 공지되어 있으므로 여기서는 더 이상 설명하지 않는다.
도 6a 내지 6j에 도시된 방법의 대안으로서, 제 2 전극(4-20)을 형성하는 폴리실리콘의 제 1 에칭-백 후에, 유전체(4-19)가 에칭-백된 영역에서 제거된다. 이 경우, 제 2 라이너(4-60)가 트렌치 벽에 직접 도포된다(도 7a 참조). 매립된 칼라를 생성하기 위한 추가적인 단계들은 도 6g 내지 6h에 도시된 단계들과 유사하며, 따라서, 도 7b에 도시된 바와 같은 트렌치 구조가 얻어진다.
그 다음에, HF 글리콜을 이용하여 제 2 라이너(4-60)가 제거되고, 기존의 방법들 중 한 방법, 예를 들면, "매립 스트랩" 또는 "표면 스트랩"에 의해 선택 트랜지스터에 대해 도전성 접속부가 생성되고, 도 7c에 도시된 바와 같이, 트렌치가 트렌치의 상부 에지(4-64)까지 폴리실리콘으로 충진된다.
도 6a 내지 도 6j 및 도 7a 내지 도 7c에 개시된 실시예들에 대한 대안으로서, 유전체(4-19)가 질화물/산화물 층("NO 층")이면, 폴리실리콘의 제 1 에칭-백 후에 덮여져 있지 않은 질화물/산화물층 영역이 산화물층으로 변화될 수도 있다. 이것은 바람직하게는 ISSG 방법에 의해 행해진다. NO층의 산화물층으로의 변화에 의해, 변화된 산화물층이 매립된 칼라를 제조하기 위한 마스킹으로서 사용될 수 있기 때문에, 매립된 칼라를 제조하기 위해 제 2 라이너층(4-60)을 추후 도포할 필요는 없다. 또한, 추후의 산화물층의 제거가 질화물층의 제거보다 쉽게 이루어진다고 하는 이점이 있다. 따라서 변화된 산화물층의 제조 후의 공정 단계 순서는 도 6g 내지 6j에 도시된 공정 단계 순서와 동일하다.
공정 순서의 다른 바람직한 변형은, 예컨대, 폴리실리콘 또는 다른 도전성 재료로 트렌치(4-10)를 충진하는 제 1 공정 후에만 하드 마스크(4-4)를 제거하는데 있다. 트렌치를 충진한다는 것은, 트렌치(4-10)의 벽이 하드 마스크(4-4)의 에칭에 의해 손상당하거나 침범되지 않는다는 것을 의미한다. 하드 마스크(4-4)는, 트렌치(4-10)를 충진하고 나서(예컨대, 폴리실리콘으로) 그리고 폴리실리콘(4-20)의 제 1 에칭-백 전에 제거되는 것이 바람직하다.
공정 순서의 다른 바람직한 변형에서, 하드 마스크(4-4)는 제 2 전극(4-20) 재료, 특히 폴리실리콘으로 트렌치(4-10)를 충진하는 제 2 공정 후에만 제거된다. 따라서 하드 마스크(4-4)는 매립된 칼라(4-62)의 생성 후에 제거된다. 이것은, 본 방법의 나중에 "얕은 트렌치(shallow trenches)", 즉, 인접한 회로를 절연시키기 위한 얕은 트렌치의 생성을 위해 가능한 한 오랫동안 하드 마스크가 하부의 질화물층을 보호한다는 이점을 수반한다.
도면의 주요 부분에 대한 부호의 설명
1-1 : 트렌치 캐패시터 1-2 : 선택 트랜지스터
1-3 : 트렌치 1-4 : 매립층
1-5 : 유전체 층 1-6 : 제 2 전극
1-8 : 드레인 1-9 : 소스
1-10 : 게이트 1-11 : 도전성 스트랩
1-12 : 칼라 1-14 : 기생 트랜지스터
1-15 : 비트 라인 1-16 : 워드 라인(게이트 전극)
1-17 : 산화물 2-1 : 실리콘 웨이퍼
2-2 : 패드 산화물 2-3 : 질화물 층
2-4 : BSG 층 2-5 : 마스크 개구부
2-6 : 포토레지스트 마스크 2-7 : 제 1 건식 에칭 가스
2-8 : 제 2 건식 에칭 가스 2-10 : 비소함유 규산염 글라스
2-11 : 포토레지스트 2-12 : 상부 트렌치 영역
2-13 : 캐패시터 영역 2-15 : 트렌치
2-16 : 매립층 2-18 : 유전체 층
2-20a : 하부 폴리실리콘 2-20b : 상부 폴리실리콘
2-22 : 절연체 2-24 : 선택 트랜지스터
2-29 : 게이트 전극 2-30 : 게이트 절연체
2-31 : 드레인 2-32 : 소스
2-33 : 도전성 스트랩 2-34 : 기생 트랜지스터
3-1 : 반도체 기판 3-2 : 패드 산화물
3-3 : 질화물 층 3-4 : TEOS 산화물
3-5 : 폴리실리콘 층 3-6 : 건식 에칭 가스
3-8a : 제 1 수평 마스크 3-8b : 제 2 수평 마스크
3-9 : 마스크 개구부 3-10 : 트렌치
3-10a : 상부 트렌치 영역 3-10b : 하부 트렌치 영역
3-10c : 하부 확장 트렌치 영역 3-11 : 수직 마스크
3-12 : 매립 층 3-19 : 유전체
3-20a : 하부 폴리실리콘 3-20b : 상부 폴리실리콘
3-30 : 절연체 3-40 : 드레인
3-41 : 소스 3-42 : 게이트 산화물
3-43 : 게이트 전극 3-44 : 도전성 스트랩
3-45 : 기생 트랜지스터 3-49 :선택 트랜지스터
3-50 : 공극 4-1 : 반도체 기판
4-2 : 패드 산화물 4-3 : 질화물 층
4-4 : 하드 마스크 4-9 : 마스크 개구부
4-10 : 트렌치 4-10a : 상부 트렌치 영역
4-10b : 하부 트렌치 영역 4-11 : 수직 마스크
4-12 : 제 1 전극 4-19 : 유전체
4-20 : 제 1 전극 4-60 : 제 2 라이너
4-62 : 매립 칼라 4-64 : 제 2 전극 표면

Claims (33)

  1. 집적된 반도체 메모리용으로 적어도 하나의 선택 트랜지스터를 구비한 메모리 셀용 트렌치 캐패시터 - 상기 트렌치 캐패시터용 트렌치는 캐패시터가 배치되는 하부 트렌치 영역 및 상기 캐패시터의 일 전극으로부터 상기 선택 트랜지스터로의 도전성 접속부가 배치되는 상부 트렌치 영역을 구비함 - 를 제조하는 방법에 있어서,
    a) 트렌치를 생성하기 위한 수평 마스크를 제 1 도전형의 반도체 기판상에 형성하는 단계와,
    b) 상기 수평 마스크를 완성한 후에 이방성 에칭 단계를 수행하여 상기 상부 트렌치 영역을 형성하는 단계와,
    c) 상기 상부 트렌치 영역의 측벽을 수직 마스크로 덮는 단계와,
    d) 상기 반도체 기판을 상기 수평 마스크와 상기 수직 마스크에 대해서 선택적으로 에칭하여 상기 하부 트렌치 영역을 형성하는 단계와,
    e) 상기 하부 트렌치 영역의 표면을 제 2 도전형 물질로 도핑하여 상기 하부 트렌치 영역의 표면상에 제 1 전극을 형성하는 단계와,
    f) 유전체를 상기 제 1 전극에 도포하는 단계와,
    g) 상기 수직 마스크를 제거하는 단계와,
    h) 제 2 전극을 상기 유전체에 도포하는 단계와,
    i) 상기 제 2 전극의 도포 이후에 상기 상부 트렌치 영역내에 상기 반도체 기판을 에칭하는 단계와,
    j) 상기 상부 트렌치 영역내의 에칭된 영역 상에 절연체를 형성하는 단계와,
    k) 상기 제 2 전극으로부터 상기 선택 트랜지스터로의 도전성 접속부를 형성하는 단계
    를 포함하는
    방법.
  2. 제 1 항에 있어서,
    상기 반도체 기판은 실리콘이며, 특히 p-도핑된 실리콘인
    방법.
  3. 제 1 항에 있어서,
    상기 수평 마스크는 포토리소그래피 법에 의해서 레이어 스택으로부터 형성되는
    방법.
  4. 제 3 항에 있어서,
    상기 레이어 스택은 질화물 층 및/또는 산화물 층을 구비하는
    방법.
  5. 제 1 항에 있어서,
    상기 반도체 기판의 이방성 에칭은 건식 에칭 공정으로 수행되는
    방법.
  6. 제 1 항에 있어서,
    상기 상부 트렌치 영역은 상기 반도체 기판의 약 500nm 내지 1500nm의 깊이까지 들어가는
    방법.
  7. 제 1 항에 있어서,
    상기 수직 마스크는 피복층의 컨포멀 증착 및 이어지는 상기 피복층의 이방성 에칭을 통해서 형성되는
    방법.
  8. 제 7 항에 있어서,
    상기 피복층은 질화물 및/또는 산화물인
    방법.
  9. 제 1 항에 있어서,
    상기 하부 트렌치 영역은 이방성 에칭에 의해 형성되는
    방법.
  10. 제 9 항에 있어서,
    상기 하부 트렌치 영역의 표면은 등방성 에칭을 통해서 확장되는
    방법.
  11. 제 1 항에 있어서,
    상기 트렌치의 깊이는 약 5㎛ 내지 15㎛인
    방법.
  12. 제 1 항에 있어서,
    상기 하부 트렌치 영역의 표면은 하부 트렌치 영역의 에칭에 후속하여 공극이 형성됨으로써 확장되는
    방법.
  13. 제 1 항에 있어서,
    상기 하부 트렌치 영역의 도핑은 인접한 트렌치의 제 1 전극들을 저-임피던스 방식(low-impidence manner)으로 서로 접속시키는
    방법.
  14. 제 1 항에 있어서,
    상기 유전체는 상기 하부 트렌치 영역내의 상기 제 1 전극을 완전히 덮는
    방법.
  15. 제 1 항에 있어서,
    상기 유전체는 산화물-질화물-산화물 층, 질화물-산화물 층, 산화물 층, Al2O3층, Ta2O5층, 하프늄 산화물 층, Al2O3를 함유하는 층 또는 이들 층의 조합인
    방법.
  16. 제 15 항에 있어서,
    상기 질화물-산화물 층은 방법 단계 h)에 따라서 상기 상부 트렌치 영역내의 산화물 층으로 변환되는
    방법.
  17. 제 1 항에 있어서,
    상기 제 2 전극은 상기 트렌치를 상기 상부 트렌치 영역까지 도전성 물질로 충진시킴으로써 형성되는
    방법.
  18. 제 1 항에 있어서,
    제 2 전극의 물질은 도핑된 폴리실리콘인
    방법.
  19. 제 1 항에 있어서,
    상기 수직 마스크는 상기 제 2 전극이 형성된 이후에 낮은 유전 상수를 가진 절연체로 대체되는
    방법.
  20. 제 19 항에 있어서,
    상기 절연체는 실리콘 산화물로 만들어지는
    방법.
  21. 제 19 항에 있어서,
    상기 절연체는 소정의 층 두께를 가지는
    방법.
  22. 제 1 항에 있어서,
    상기 트렌치 캐패시터의 상기 제 2 전극들은 각각 선택 트랜지스터의 확산 위치에 도전성으로 접속되는
    방법.
  23. 제 1 항에 있어서,
    상기 수평 마스크는 바람직하게는 상기 단계 h)에 따라서 제거되는
    방법.
  24. 제 1 항에 있어서,
    상기 수직 마스크는 상기 유전체의 도포 이전에 제거되는
    방법.
  25. 제 1 항에 있어서,
    상기 유전체는 상기 단계 h)에 따라서 상기 상부 트렌치 영역에서 제거되는
    방법.
  26. 제 1 항에 있어서,
    상기 수직 마스크가 제거된 이후에, 절연체가 상기 상부 트렌치 영역내의 반도체 기판상에 형성되는
    방법.
  27. 제 1 항 내지 제 26 항 중 어느 한 항에 있어서,
    상기 반도체 기판은 상기 제 2 전극이 도포된 이후에, 상기 상부 트렌치 영역내의 제 2 라이너에 대해서 선택적으로 에칭되는
    방법.
  28. 제 27 항에 있어서,
    상기 상부 트렌치 영역내의 에칭을 위해서, 상기 반도체 기판은 상기 제 2 전극의 이중 에칭 백(etching-back)의 도움으로 오픈되는
    방법.
  29. 제 27 항에 있어서,
    상기 유전체의 도포 이후에,
    a) 상기 제 2 전극의 물질로 상기 트렌치를 충진하는 단계와,
    b) 상기 상부 트렌치 영역내의 제 1 에칭 백 스텝까지 상기 제 2 전극의 물질을 에칭 백하는 단계와,
    c) 제 2 라이너로 상기 제 1 에칭 백 스텝 상의 상기 트렌치 벽을 피복하는 단계와,
    d) 상기 제 2 에칭 백 스텝까지 상기 제 2 전극의 물질을 에칭백하는 단계와,
    e) 상기 제 2 라이너에 대해서 선택적으로 상기 반도체 기판을 오픈하는 단계
    를 수행하는
    방법.
  30. 제 27 항에 있어서,
    상기 제 2 라이너가 상기 유전체 또는 상기 반도체 기판상에 도포되는
    방법.
  31. 제 27 항에 있어서,
    상기 제 2 라이너는 상기 유전체에 도포되고, 산화물로 변환되는
    방법.
  32. 삭제
  33. 삭제
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