KR20220035674A - 배선 구조물, 그 형성 방법, 및 상기 배선 구조물을 포함하는 반도체 장치 - Google Patents

배선 구조물, 그 형성 방법, 및 상기 배선 구조물을 포함하는 반도체 장치 Download PDF

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Abstract

배선 구조물은, 기판 상에 형성되며, 불순물이 도핑된 폴리실리콘을 포함하는 제1 도전 패턴, 상기 제1 도전 패턴 상에 형성되며 금속 실리사이드를 포함하는 오믹 콘택 패턴, 상기 오믹 콘택 패턴 상에 형성되며 금속 실리콘 질화물을 포함하는 산화 방지 패턴, 상기 산화 방지 패턴 상에 형성되며 그래핀을 포함하는 확산 배리어, 및 상기 확산 배리어 상에 형성되며 금속을 포함하는 제2 도전 패턴을 구비할 수 있다.

Description

배선 구조물, 그 형성 방법, 및 상기 배선 구조물을 포함하는 반도체 장치{WIRING STRUCTRUES, METHODS OF FORMING THE SAME, AND SEMICONDUCTOR DEVICES INCLUDING THE SAME}
본 발명은 배선 구조물, 그 형성 방법, 및 상기 배선 구조물을 포함하는 반도체 장치에 관한 것이다.
배선 구조물이 불순물이 도핑된 폴리실리콘 막과 금속막이 적층된 구조를 갖는 경우, 이들 사이의 접촉 저항을 감소시키고, 이들에 포함된 원소들의 확산을 방지하는 것이 필요하다. 이에, 이들이 양호한 오믹 콘택 특성을 가질 수 있도록 오믹 콘택막을 형성하거나, 원소들의 확산을 방지하기 위한 확산 배리어를 형성할 수 있다. 다만, 상기 오믹 콘택막 및 상기 확산 배리어가 큰 두께를 갖는 경우, 상기 배선 구조물의 전체적인 두께가 증가하는 문제점이 있다.
본 발명의 일 과제는 개선된 특성을 갖는 배선 구조물을 제공하는데 있다.
본 발명의 다른 과제는 개선된 특성을 갖는 배선 구조물의 형성 방법을 제공하는데 있다.
본 발명의 또 다른 과제는 개선된 특성을 갖는 반도체 장치를 제공하는데 있다.
상기한 일 과제를 달성하기 위한 본 발명의 실시예들에 따른 배선 구조물은, 기판 상에 형성되며, 불순물이 도핑된 폴리실리콘을 포함하는 제1 도전 패턴, 상기 제1 도전 패턴 상에 형성되며 금속 실리사이드를 포함하는 오믹 콘택 패턴, 상기 오믹 콘택 패턴 상에 형성되며 금속 실리콘 질화물을 포함하는 산화 방지 패턴, 상기 산화 방지 패턴 상에 형성되며 그래핀을 포함하는 확산 배리어, 및 상기 확산 배리어 상에 형성되며 금속을 포함하는 제2 도전 패턴을 구비할 수 있다.
상기한 일 과제를 달성하기 위한 본 발명의 다른 실시예들에 따른 배선 구조물은, 기판 상에 형성되며 불순물이 도핑된 폴리실리콘을 포함하는 제1 도전 패턴, 상기 제1 도전 패턴 상에 형성되며 금속 실리사이드를 포함하는 오믹 콘택 패턴, 상기 오믹 패턴 상에 형성되며 그래핀을 포함하는 확산 배리어, 상기 확산 배리어 상에 형성되며 금속 질화물을 포함하는 산화 방지 패턴, 및 상기 산화 방지 패턴 상에 형성되며 금속을 포함하는 제2 도전 패턴을 구비할 수 있다.
상기한 다른 과제를 달성하기 위한 본 발명의 실시예들에 따른 배선 구조물 형성 방법에서, 기판 상에 불순물이 도핑된 폴리실리콘을 포함하는 제1 도전막을 형성할 수 있다. 상기 제1 도전막 상에 금속 실리사이드를 포함하는 오믹 콘택막을 형성할 수 있다. 상기 오믹 콘택막에 질화 처리 공정을 수행하여, 상기 오믹 콘택막 상에 금속 실리콘 질화물을 포함하는 산화 방지막을 형성할 수 있다. 상기 산화 방지막 상에 그래핀을 포함하는 확산 배리어 막을 형성할 수 있다. 상기 확산 배리어 막 상에 금속을 포함하는 제2 도전막을 형성할 수 있다. 마스크를 사용하는 식각 공정을 통해 상기 제2 도전막, 상기 확산 배리어 막, 상기 산화 방지막, 상기 오믹 콘택막 및 상기 제1 도전막을 패터닝함으로써, 상기 기판 상에 순차적으로 적층된 제1 도전 패턴, 오믹 콘택 패턴, 산화 방지 패턴, 확산 배리어 및 제2 도전 패턴을 형성할 수 있다.
상기한 다른 과제를 달성하기 위한 본 발명의 다른 실시예들에 따른 배선 구조물 형성 방법에서, 기판 상에 불순물이 도핑된 폴리실리콘을 포함하는 제1 도전막을 형성할 수 있다. 상기 제1 도전막 상에 그래핀을 포함하는 확산 배리어 막을 형성할 수 있다. 상기 확산 배리어 막 상에 금속막을 형성하여, 상기 제1 도전막과 상기 확산 배리어 막 사이에 금속 실리사이드를 포함하는 오믹 콘택막이 형성될 수 있다. 상기 금속막에 질화 처리 공정을 수행하여, 상기 확산 배리어 막 상에 금속 질화물을 포함하는 산화 방지막을 형성할 수 있다. 상기 확산 배리어 막 상에 금속을 포함하는 제2 도전막을 형성할 수 있다. 마스크를 사용하는 식각 공정을 통해 상기 제2 도전막, 상기 산화 방지막, 상기 확산 배리어 막, 상기 오믹 콘택막 및 상기 제1 도전막을 패터닝함으로써, 상기 기판 상에 순차적으로 적층된 제1 도전 패턴, 오믹 콘택 패턴, 확산 배리어, 산화 방지 패턴 및 제2 도전 패턴을 형성할 수 있다. 상기한 또 다른 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는, 기판 상에 형성된 액티브 패턴, 상기 액티브 패턴 상부에 매립된 게이트 구조물, 상기 액티브 패턴 상에 형성된 비트 라인 구조물, 상기 액티브 패턴 상에 상기 비트 라인 구조물에 인접하여 형성된 콘택 플러그 구조물, 및 상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함할 수 있다. 상기 비트 라인 구조물은 불순물이 도핑된 폴리실리콘을 포함하는 제1 도전 패턴, 상기 제1 도전 패턴 상에 형성되며 금속 실리사이드를 포함하는 제1 오믹 콘택 패턴, 상기 제1 오믹 콘택 패턴 상에 형성되며 금속 실리콘 질화물을 포함하는 제1 산화 방지 패턴, 상기 제1 산화 방지 패턴 상에 형성되며 그래핀을 포함하는 제1 확산 배리어, 및 상기 제1 확산 배리어 상에 형성되며 금속을 포함하는 제2 도전 패턴을 구비할 수 있다.
상기한 또 다른 과제를 달성하기 위한 본 발명의 다른 실시예들에 따른 반도체 장치는, 기판 상에 형성된 액티브 패턴, 상기 액티브 패턴 상부에 매립된 게이트 구조물, 상기 액티브 패턴 상에 형성된 비트 라인 구조물, 상기 액티브 패턴 상에 상기 비트 라인 구조물에 인접하여 형성된 콘택 플러그 구조물, 및 상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함할 수 있다. 상기 비트 라인 구조물은 불순물이 도핑된 폴리실리콘을 포함하는 제1 도전 패턴, 상기 제1 도전 패턴 상에 형성되며 금속 실리사이드를 포함하는 제1 오믹 콘택 패턴, 상기 제1 오믹 패턴 상에 형성되며 그래핀을 포함하는 제1 확산 배리어, 상기 제1 확산 배리어 상에 형성되며 금속 질화물을 포함하는 산화 방지 패턴, 및 상기 산화 방지 패턴 상에 형성되며 금속을 포함할 수 있다.
예시적인 실시예들에 따른 배선 구조물은 감소된 두께를 가지면서도 이를 구성하는 패턴들 사이의 확산이 감소될 수 있으며, 또한 낮은 저항을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 배선 구조물을 설명하기 위한 단면도이다.
도 2 내지 도 5는 예시적인 실시예들에 따른 배선 구조물 형성 방법을 설명하기 위한 단면도들이다.
도 6은 예시적인 실시예들에 따른 배선 구조물을 설명하기 위한 단면도이다.
도 7 및 8은 예시적인 실시예들에 따른 배선 구조물 형성 방법을 설명하기 위한 단면도들이다.
도 9 및 10은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다.
도 11 내지 도 25는 예시적인 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 26은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 27은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 28은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 29는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 배선 구조물, 그 형성 방법, 상기 배선 구조물을 포함하는 반도체 장치, 및 그 제조 방법에 대하여 상세하게 설명한다. 본 명세서에서 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
도 1은 예시적인 실시예들에 따른 배선 구조물을 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 배선 구조물은 기판(10) 상에 순차적으로 적층된 제1 도전 패턴(25), 오믹 콘택(ohmic contact) 패턴(45), 산화 방지 패턴(55), 확산 배리어(65), 제2 도전 패턴(75), 및 마스크(85)를 포함할 수 있다.
기판(10)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(10)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
예시적인 실시예들에 있어서, 제1 도전 패턴(25)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 오믹 콘택 패턴(45)은 금속 실리사이드를 포함할 수 있다. 일 실시예에 있어서, 오믹 콘택 패턴(45)은 티타늄 실리사이드(TiSi2)를 포함할 수 있다. 다른 실시예에 있어서, 오믹 콘택 패턴(45)은 탄탈륨 실리사이드 혹은 텅스텐 실리사이드를 포함할 수 있다.
오믹 콘택 패턴(45)은 예를 들어, 대략 0.1nm 내지 1nm의 얇은 두께를 가질 수 있다. 일 실시예에 있어서, 오믹 콘택 패턴(45)은 대략 0.5nm의 얇은 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 산화 방지 패턴(55)은 금속 실리콘 질화물을 포함할 수 있다. 일 실시예에 있어서, 산화 방지 패턴(55)은 티타늄 실리콘 질화물(TiSiN)을 포함할 수 있다. 다른 실시예에 있어서, 산화 방지 패턴(55)은 탄탈륨 실리콘 질화물 혹은 텅스텐 실리콘 질화물을 포함할 수도 있다.
산화 방지 패턴(55)은 예를 들어, 0.1nm 내지 1nm의 얇은 두께를 가질 수 있다. 일 실시예에 있어서, 산화 방지 패턴(55)은 대략 0.5nm의 얇은 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 확산 배리어(65)는 그래핀(graphene)을 포함할 수 있다. 확산 배리어(65)는 예를 들어, 대략 0.5nm 내지 2nm의 얇은 두께를 가질 수 있다. 일 실시예에 있어서, 확산 배리어(65)는 대략 1nm의 얇은 두께를 가질 수 있다.
제2 도전 패턴(75)은 제1 도전 패턴(25)에 비해 낮은 저항을 갖는 물질, 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 루테늄(Ru), 몰리브덴(Mo), 로듐(Rh), 이리듐(Ir) 등과 같은 저저항 금속을 포함할 수 있다.
마스크(85)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 배선 구조물은 제1 및 제2 도전 패턴들(25, 75) 사이에 순차적으로 적층된 오믹 콘택 패턴(45), 산화 방지 패턴(55) 및 확산 배리어(65)를 포함할 수 있다.
확산 배리어(65)는 제1 도전 패턴(25)에 포함된 실리콘과 제2 도전 패턴(75)에 포함된 금속이 서로 확산되는 것을 방지할 수 있다. 확산 배리어(65)는 금속 실리콘 질화물을 포함하는 종래의 확산 배리어에 비해서 얇은 두께로 형성될 수 있으며, 이에 따라 이를 포함하는 상기 배선 구조물은 전체적으로 감소된 두께를 가질 수 있다.
한편, 오믹 콘택 패턴(45)은 각각 불순물이 도핑된 폴리실리콘 및 금속을 포함하는 제1 및 제2 도전 패턴들(25, 75) 사이에서 오믹 콘택 특성을 강화시키는 역할을 수행할 수 있다. 제1 및 제2 도전 패턴들(25, 75) 사이에 오믹 콘택 패턴(45)이 형성됨에 따라 이들 사이의 접촉 저항이 감소될 수 있으며, 마스크(85)를 제외한 상기 배선 구조물의 전체 저항이 감소할 수 있다. 특히, 도 2 내지 도 5를 참조로 후술하는 바와 같이, 제1 도전 패턴(25) 상에 오믹 콘택 패턴(45)이 형성됨에 따라서, 자연 산화막에 의한 저항 증가가 방지될 수 있다.
한편, 제1 도전 패턴(25)과 산화 방지 패턴(55) 사이에는 티타늄 산화막(TiO2), 탄탈륨 산화막, 텅스텐 산화막 등과 같은 금속 산화막이 추가적으로 형성될 수도 있으나, 이는 제1 도전 패턴(25) 상면에 전면적으로 형성되지는 않고 부분적으로만 형성될 수 있다. 이에 따라, 상기 금속 산화막에 의한 저항 증가는 매우 작을 수 있다.
산화 방지 패턴(55)은 오믹 콘택 패턴(45) 상으로 추가적인 산소 공급을 방지하여 자연 산화막 형성을 방지할 수 있다.
오믹 콘택 패턴(45) 및 산화 방지 패턴(55)은 확산 배리어(65)와 같이 역시 얇은 두께로 형성될 수 있으며, 이에 따라 제1 및 제2 도전 패턴들(25, 75) 사이에 이들이 함께 형성되더라도 상기 배선 구조물은 전체적으로 감소된 두께를 가질 수 있다.
결국, 상기 배선 구조물은 전체적으로 감소된 두께를 가지면서도, 감소된 저항을 가질 수 있다.
도 2 내지 도 5는 예시적인 실시예들에 따른 배선 구조물 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(10) 상에 제1 도전막(20)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 도전막(20)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
한편, 제1 도전막(20) 상에는 공기 중에 포함된 산소에 의해 자연 산화막(30)이 형성될 수 있다.
도 3을 참조하면, 제1 도전막(20) 상에 형성된 자연 산화막(30)을 제거할 수 있다.
예시적인 실시예들에 있어서, 자연 산화막(30)에 대한 플라스마 처리 공정을 수행하여 이를 제거할 수 있다. 이때, 상기 플라스마 처리 공정은 예를 들어, 수소 플라스마, 아르곤 플라스마 등을 사용하여 수행될 수 있다.
다만, 상기 플라스마 처리 공정을 수행하더라도 제1 도전막(20) 상에 형성된 자연 산화막(30)이 모두 제거되지 않고 일부가 잔류할 수도 있다. 혹은, 상기 플라스마 처리 공정을 아예 수행하지 않을 수도 있으며, 이 경우 제1 도전막(20) 상에는 자연 산화막(30)이 여전히 잔류할 수 있다.
이후, 제1 도전막(20) 상에 오믹 콘택막(40)을 형성할 수 있다. 오믹 콘택막(40)은 예를 들어, 화학 기상 증착(CVD) 공정, 플라스마 증대 화학 기상 증착(PECVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
일 실시예에 있어서, 대략 섭씨 700도 이하의 온도에서 사염화 티타늄(TiCl4)을 전구체로 사용하는 플라스마 증대 화학 기상 증착(PECVD) 공정을 통해 제1 도전막(20) 상에 티타늄 막을 형성할 수 있으며, 이때 제1 도전막(20)에 포함된 실리콘 성분이 상기 티타늄 막과 결합하여 티타늄 실리사이드(TiSi2)를 포함하는 오믹 콘택막(40)이 형성될 수 있다.
만약 제1 도전막(20) 상에 자연 산화막(30)이 전체적으로 혹은 부분적으로 잔류하는 경우라면, 티타늄과 결합하여 티타늄 산화막(TiO2)이 형성될 수 있으나, 다만 상기 티타늄 산화막은 제1 도전막(20) 상면에 전면적으로 형성되지는 않고 부분적으로만 형성될 수 있다. 이에 따라, 오믹 콘택막(40)이 형성됨에 따라서, 제1 도전막(20) 상면의 전체 혹은 대부분은 오믹 콘택막(40)에 의해 커버될 수 있다.
다른 실시예에 있어서, 탄탈륨 혹은 텅스텐을 포함하는 전구체를 사용하는 증착 공정을 수행함으로써, 탄탈륨 실리사이드 혹은 텅스텐 실리사이드를 포함하는 오믹 콘택막(40)이 형성될 수 있다.
오믹 콘택막(40)은 예를 들어, 대략 0.2nm 내지 2nm의 얇은 두께로 형성될 수 있다.
도 4를 참조하면, 오믹 콘택막(40)에 대해 질화 처리 공정을 수행하여, 금속 실리콘 질화물을 포함하는 산화 방지막(50)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 질화 처리 공정은 예를 들어, 암모니아(NH3) 가스 혹은 질소(N2) 가스 분위기 하에서 플라스마 처리 공정 혹은 열처리 공정을 통해 수행될 수 있다.
예시적인 실시예들에 있어서, 오믹 콘택막(40)의 상부가 질화되어 산화 방지막(50)이 형성될 수 있다. 이에 따라, 하부에 잔류하는 오믹 콘택막(40) 및 그 상부에 형성되는 산화 방지막(50)은 각각, 예를 들어 대략 0.1nm 내지 1nm의 얇은 두께를 가질 수 있다.
전술한 바와 같이, 오믹 콘택막(40)이 티타늄 실리사이드를 포함하는 경우, 산화 방지막(50)은 티타늄 실리콘 질화물(TiSiN)을 포함하도록 형성될 수 있다. 이와는 달리, 오믹 콘택막(40)이 탄탈륨 실리사이드 혹은 텅스텐 실리사이드를 포함하는 경우, 산화 방지막(50)은 탄탈륨 실리콘 질화물 혹은 텅스텐 실리콘 질화물을 포함하도록 형성될 수도 있다.
오믹 콘택막(40) 상면에 산화 방지막(50)이 형성됨에 따라서, 공기 중의 산소에 의해 오믹 콘택막(40) 상에 자연 산화막이 형성되는 것이 방지될 수 있다.
도 5를 참조하면, 산화 방지막(50) 상에 확산 배리어 막(60)을 형성하고, 확산 배리어 막(60) 상에 제2 도전막(70)을 형성할 수 있다.
예시적인 실시예들에 있어서, 확산 배리어 막(60)은 전구체로서 예를 들어 탄화수소를 사용하고, 캐리어 가스로서 예를 들어, 수소 혹은 아르곤을 사용하며, 상기 전구체를 분해하는 에너지원으로서 예를 들어, 열 혹은 플라스마를 사용하는 화학 기상 증착(CVD) 공정을 통해 형성할 수 있다. 확산 배리어 막(60)은 예를 들어, 대략 0.5nm 내지 2nm의 얇은 두께로 형성될 수 있다.
예시적인 실시예들에 있어서, 확산 배리어 막(60)을 형성하는 공정은 산화 방지막(50)을 형성하는 공정과 인-시튜(in-situ)로 수행될 수 있으며, 이에 따라 자연 산화막 형성이 더욱 더 억제될 수 있다.
다시 도 1을 참조하면, 제2 도전막(70) 상에 마스크(85)를 형성하고, 이를 식각 마스크로 사용하여, 제2 도전막(70), 확산 배리어 막(60), 산화 방지막(50), 오믹 콘택막(40), 및 제1 도전막(20)을 순차적으로 식각함으로써, 기판(10) 상에 상기 배선 구조물을 형성할 수 있다.
전술한 바와 같이, 제1 도전막(20) 상에 확산 배리어 막(60)을 형성하기 이전에, 제1 도전막(20) 상에 오믹 콘택막(40)을 형성할 수 있으며, 이에 따라 제1 도전막(20) 상에 잔류할 수 있는 자연 산화막(30)이 제거될 수 있다. 비록 오믹 콘택막(40)이 형성되더라도 제1 도전막(20) 상에는 금속 산화막이 잔류할 수는 있으나, 상기 금속 산화막은 제1 도전막(20) 상에 전면적으로 형성되지는 않고 극히 일부 상에만 형성되므로, 이로 인한 저항 증가는 미미할 수 있다. 또한, 자연 산화막(30)에 대한 별도의 플라스마 처리 공정을 더 수행함으로써, 상기 금속 산화막이 형성되는 것을 방지할 수도 있다.
오믹 콘택막(40)은 제1 및 제2 도전막들(20, 70) 사이에 오믹 콘택 특성을 강화시킬 수 있으며, 이에 따라 이들 사이의 접촉 저항을 감소시킬 수 있다.
또한, 오믹 콘택막(40) 상부에 대한 질화 처리 공정을 통해서, 오믹 콘택막(40) 상에 산화 방지막(50)을 형성할 수 있으며, 이에 따라 공기 중의 산소에 의한 추가적인 자연 산화막 형성을 방지할 수 있다.
한편, 제1 및 제2 도전막들(20, 70) 사이에 형성되는 확산 배리어 막(60)은 이들 사이의 원소의 확산을 방지하는 배리어 역할을 수행할 수 있다.
확산 배리어 막(60)은 대략 1nm의 얇은 두께를 가질 수 있으며, 확산 배리어 막(60) 하부에 적층되는 오믹 콘택막(40) 및 산화 방지막(50) 역시 각각 대략 0.5nm의 얇은 두께를 가질 수 있다. 따라서 이들을 포함하는 상기 배선 구조물은 전체적으로 감소된 두께를 가지면서도, 제1 및 제2 도전 패턴들(25, 75) 사이의 낮은 접촉 저항 및 우수한 확산 배리어 특성을 가질 수 있다.
도 6은 예시적인 실시예들에 따른 배선 구조물을 설명하기 위한 단면도이다. 상기 배선 구조물은 산화 방지 패턴을 제외하고는, 도 1을 참조로 설명한 배선 구조물과 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 중복적인 설명은 생략한다.
도 6을 참조하면, 상기 배선 구조물은 기판(10) 상에 순차적으로 적층된 제1 도전 패턴(25), 오믹 콘택 패턴(45), 확산 배리어(65), 산화 방지 패턴(57), 제2 도전 패턴(75), 및 마스크(85)를 포함할 수 있다.
즉, 상기 배선 구조물은 오믹 콘택 패턴(45)과 확산 배리어(65) 사이에 형성된 산화 방지 패턴(55)을 포함하지 않으며, 그 대신에 확산 배리어(65)와 제2 도전 패턴(75) 사이에 형성된 산화 방지 패턴(57)을 포함할 수 있다.
예시적인 실시예들에 있어서, 산화 방지 패턴(57)은 금속 질화물을 포함할 수 있다. 일 실시예에 있어서, 산화 방지 패턴(57)은 티타늄 질화물(TiN)을 포함할 수 있다. 다른 실시예에 있어서, 산화 방지 패턴(57)은 탄탈륨 질화물 혹은 텅스텐 질화물을 포함할 수 있다.
산화 방지 패턴(57)은 확산 배리어(65) 상으로 산소 공급을 차단하여 자연 산화막 형성을 방지할 수 있다. 산화 방지 패턴(57)은 예를 들어, 대략 0.1nm 내지 1nm의 얇은 두께를 가질 수 있다. 일 실시예에 있어서, 산화 방지 패턴(57)은 대략 0.5nm의 얇은 두께를 가질 수 있다.
도 7 및 8은 예시적인 실시예들에 따른 배선 구조물 형성 방법을 설명하기 위한 단면도들이다. 상기 배선 구조물 형성 방법은 도 2 내지 도 5 및 도 1을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있으며, 이에 따라 이들에 대한 중복적인 설명은 생략한다.
도 7을 참조하면, 도 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 기판(10) 상에 제1 도전막(20)을 형성할 수 있으며, 이때 제1 도전막(20) 상에는 자연 산화막(30)이 형성될 수 있다. 자연 산화막(30)은 플라스마 처리 공정을 수행하여 완전히 혹은 부분적으로 제거될 수도 있고, 혹은 상기 플라스마 처리 공정이 수행되지 않아서 제1 도전막(20) 상에 잔류할 수도 있다.
이후, 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 제1 도전막(20) 상에 확산 배리어 막(60)을 형성할 수 있다.
도 8을 참조하면, 도 3 및 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 제1 도전막(20)과 확산 배리어 막(60) 사이에 오믹 콘택막(40)을 형성하고, 오믹 콘택막(40) 상에 산화 방지막(52)을 형성할 수 있다.
일 실시예에 있어서, 대략 섭씨 700도 이하의 온도에서 예를 들어, 사염화 티타늄(TiCl4)을 전구체로 사용하는 플라스마 증대 화학 기상 증착(PECVD) 공정을 통해 확산 배리어 막(60) 상에 티타늄 막을 형성할 수 있다. 이때, 상기 티타늄 막에 포함된 티타늄 성분 중 일부가 확산 배리어 막(60)을 통과하여 제1 도전막(20) 상면으로 이동할 수 있으며, 제1 도전막(20)에 포함된 실리콘 성분과 결합할 수 있다. 이에 따라, 제1 도전막(20) 상에는 티타늄 실리사이드(TiSi2)을 포함하는 오믹 콘택막(40)이 형성될 수 있다. 확산 배리어 막(60) 상에 상기 티타늄 막 대신에 예를 들어, 탄탈륨 막 혹은 텅스텐 막이 형성된 경우에는, 오믹 콘택막(40)이 탄탈륨 실리사이드 혹은 텅스텐 실리사이드 등을 포함하도록 형성될 수도 있다.
다만 도 3을 참조로 설명한 공정과는 달리, 오믹 콘택막(40)이 제1 도전막(20) 상에 바로 형성되는 대신에, 이를 형성하기 위한 티타늄 성분이 확산 배리어 막(60)을 통과하여 제1 도전막(20) 상면으로 이동한 후 형성되므로, 오믹 콘택막(40)이 과도하게 형성되는 것이 방지될 수 있다. 즉, 확산 배리어 막(60)은 티타늄을 필터링하는 역할을 수행할 수 있으며, 오믹 콘택막(40)은 오믹 콘택 특성을 확보하기 위한 최소한의 두께, 예를 들어 대략 0.5nm의 얇은 두께로 형성될 수 있다.
한편, 제1 도전막(20) 상에 오믹 콘택막(40)을 형성함에 따라서, 제1 도전막(20) 상에 형성된 자연 산화막(30)은 대부분 제거될 수 있으며, 일부는 티타늄 산화막으로 잔류할 수 있으나 제1 도전막(20) 상면을 전면적으로 커버하지는 않고 일부만을 커버할 수 있다.
제1 도전막(20) 상에 오믹 콘택막(40)이 형성된 이후, 확산 배리어 막(60) 상에 잔류하는 상기 티타늄 막에 대한 질화 처리 공정을 수행하여, 티타늄 질화물을 포함하는 산화 방지막(52)을 형성할 수 있다. 산화 방지막(52)이 형성됨에 따라 확산 배리어 막(60) 상으로 추가적인 산소 공급이 방지되어 자연 산화막 형성이 방지될 수 있다.
산화 방지막(52)은 예를 들어, 대략 0.5nm 이하의 두께를 가질 수 있다. 산화 방지막(52)은 티타늄 질화물 이외에, 예를 들어 탄탈륨 질화물, 텅스텐 질화물 등을 포함하도록 형성될 수도 있다.
다시 도 6을 참조하면, 산화 방지막(52) 상에 제2 도전막(70)을 형성한 후, 도 1을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 배선 구조물을 형성할 수 있다.
도 9 및 10은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다. 상기 반도체 장치는 도 1에 도시된 배선 구조물을 디램(Dynamic Random Access Memory: DRAM) 장치의 비트 라인 구조물에 적용시킨 것으로서, 이에 대한 중복적인 설명은 생략한다.
이하의 발명의 상세한 설명에서는, 기판(100) 상면에 평행하며 서로 직교하는 두 개의 방향들을 각각 제1 및 제2 방향들로 정의하고, 기판(100) 상면에 평행하고 상기 각 제1 및 제2 방향들과 예각을 이루는 방향을 제3 방향으로 정의하며, 기판(100) 상면에 평행하고 상기 제3 방향과 수직을 이루는 방향을 제4 방향으로 정의하기로 한다.
도 9 및 10을 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 게이트 구조물(160), 비트 라인 구조물(325), 콘택 플러그 구조물, 및 커패시터(540)를 포함할 수 있다. 또한, 상기 반도체 장치는 스페이서 구조물, 제2 캐핑 패턴(410), 제1 내지 제5 절연 패턴들(175, 185, 195, 340, 350), 식각 저지막(500), 및 제1 내지 제3 층간 절연막들(480, 490, 550)을 더 포함할 수 있다.
기판(100) 상에는 소자 분리 패턴(110)이 형성될 수 있으며, 측벽이 소자 분리 패턴(110)으로 둘러싸인 액티브 패턴(105)이 기판(100) 상부에 정의될 수 있다. 소자 분리 패턴(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 액티브 패턴(105)은 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 각 액티브 패턴들(105)은 상기 제3 방향으로 일정한 길이만큼 연장될 수 있다.
게이트 구조물(160)은 기판(100) 상에 형성된 액티브 패턴(105) 및 소자 분리 패턴(110) 부분의 상부를 관통하여 상기 제1 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 즉, 게이트 구조물(160)은 액티브 패턴(105) 및 소자 분리 패턴(110) 부분의 상부에 매립될 수 있다. 게이트 구조물(160)은 기판(100) 상면에 수직한 수직 방향을 따라 순차적으로 적층된 게이트 절연막(130), 게이트 전극(140) 및 게이트 마스크(150)를 포함할 수 있다.
게이트 절연막(130)은 액티브 패턴(105)의 표면 상에 형성될 수 있고, 게이트 전극(140)은 게이트 절연막(130) 및 소자 분리 패턴(110) 상에 상기 제1 방향을 따라 연장될 수 있으며, 게이트 마스크(150)는 게이트 전극(140)의 상면을 커버할 수 있다.
게이트 절연막(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 게이트 전극(140)은 예를 들어, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속이나, 혹은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있으며, 게이트 마스크(150)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 비트 라인 구조물(325)은 액티브 패턴(105), 소자 분리 패턴(110) 및 게이트 구조물(160) 상에서 상기 제2 방향을 따라 연장될 수 있으며, 상기 제1 방향으로 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 각 비트 라인 구조물들(325)은 액티브 패턴(105)의 상기 제3 방향으로의 가운데 부분의 상면에 접촉할 수 있다.
비트 라인 구조물(325)은 기판(100) 상면에 수직한 수직 방향을 따라 순차적으로 적층된 도전 구조물(265), 제1 오믹 콘택 패턴(275), 제1 산화 방지 패턴(285), 제1 확산 배리어(295), 제6 도전 패턴(305) 및 제1 캐핑 패턴(315)을 포함할 수 있다. 예시적인 실시예들에 있어서, 비트 라인 구조물(325)에 포함된 도전 구조물(265), 제1 오믹 콘택 패턴(275), 제1 산화 방지 패턴(285), 제1 확산 배리어(295), 제6 도전 패턴(305) 및 제1 캐핑 패턴(315)은 도 1에 도시된 제1 도전 패턴(25), 오믹 콘택 패턴(45), 산화 방지 패턴(55), 확산 배리어(65), 제2 도전 패턴(75) 및 마스크(85)와 각각 실질적으로 동일한 물질을 포함할 수 있다.
전술한 바와 같이, 비트 라인 구조물(325)이 그래핀을 포함하며 얇은 두께의 제1 확산 배리어(295)를 포함함에 따라, 우수한 확산 배리어 특성 및 전체적으로 감소된 두께를 가질 수 있다. 또한, 비트 라인 구조물(325)이 제1 오믹 콘택 패턴(275) 및 제1 산화 방지 패턴(285)을 포함함에 따라, 낮은 저항을 가질 수 있다.
도전 구조물(265)은 순차적으로 적층된 제4 및 제5 도전 패턴들(245, 255, 도 16 및 17 참조) 혹은 순차적으로 적층된 제3 및 제5 도전 패턴들(215, 255, 도 16 및 17 참조)을 포함할 수 있다. 이때, 제4 도전 패턴(245)은 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 즉, 각 제4 도전 패턴들(245)은 액티브 패턴(105)의 상면, 이에 인접하는 소자 분리 패턴(110) 및 게이트 마스크(150)의 상면에 형성된 제2 리세스(230) 내에 형성될 수 있으며, 제3 도전 패턴(215)은 제2 리세스(230) 외곽에 형성될 수 있다.
제5 도전 패턴(255)은 상기 제2 방향으로 배치된 제3 및 제4 도전 패턴들(215, 245) 상에서 상기 제2 방향으로 연장될 수 있다. 제5 도전 패턴(255)은 제3 및 제4 도전 패턴들(215, 245)과 동일한 물질, 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 이에 병합될 수도 있다.
각 제1 오믹 콘택 패턴(275), 제1 산화 방지 패턴(285), 제1 확산 배리어(295), 제6 도전 패턴(305) 및 제1 캐핑 패턴(315)은 제5 도전 패턴(255) 상에서 상기 제2 방향으로 연장될 수 있다.
상기 스페이서 구조물은 비트 라인 구조물(325)의 각 양 측벽들에 형성될 수 있으며, 이에 따라 상기 제2 방향으로 연장될 수 있다. 상기 스페이서 구조물은 비트 라인 구조물(325)의 각 양 측벽들로부터 상기 제1 방향을 따라 순차적으로 적층된 제1 스페이서(335), 에어 스페이서(365), 제3 스페이서(385), 및 제4 스페이서(425)를 포함할 수 있다.
제1 스페이서(335)는 비트 라인 구조물(325)의 상기 제1 방향으로의 측벽에 접촉할 수 있고, 에어 스페이서(365)는 제1 스페이서(335)의 일부 외측벽에 접촉할 수 있으며, 제3 스페이서(385)는 에어 스페이서(365)의 외측벽에 접촉할 수 있고, 제4 스페이서(425)는 제1 캐핑 패턴(315)의 상면, 제1 스페이서(335)의 상면 및 외측벽 상부, 에어 스페이서(365)의 상면, 제3 스페이서(385)의 상면 및 외측벽 상부에 접촉할 수 있다. 다만, 일부 영역 즉, 비트 라인 구조물(325)의 상기 제1 방향으로의 측벽이 제2 캐핑 패턴(410)에 의해 둘러싸이는 영역에서는, 에어 스페이서(365) 및 제3 스페이서(385)는 제1 스페이서(335)의 외측벽 상에 상기 제1 방향을 따라 순차적으로 적층될 수 있으며, 제4 스페이서(425)는 형성되지 않을 수 있다.
예시적인 실시예들에 있어서, 에어 스페이서(365) 및 제3 스페이서(385)의 최상면은 제1 스페이서(335)의 최상면보다 낮을 수 있고 비트 라인 구조물(325)의 제6 도전 패턴(305)의 상면보다 높을 수 있다.
각 제1, 제3 및 제4 스페이서들(335, 385, 425)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 에어 스페이서(365)는 공기를 포함할 수 있다.
제2 리세스(230) 내에 형성된 비트 라인 구조물(325) 부분의 측벽 및 제2 리세스(230)의 저면은 제1 스페이서(335)에 의해 커버될 수 있다. 이때, 제2 리세스(230) 내의 제1 스페이서(335) 부분 상에는 제4 절연 패턴(340)이 형성될 수 있으며, 제4 절연 패턴(340) 상에는 제2 리세스(230)의 나머지 부분을 채우는 제5 절연 패턴(350)이 형성될 수 있다. 예시적인 실시예들에 있어서, 에어 스페이서(365)는 제4 및 제5 절연 패턴들(340, 350)의 상면에 접촉할 수 있으며, 제3 스페이서(385)는 제5 절연 패턴(350)의 상면에 접촉할 수 있다.
한편, 제2 리세스(230)가 형성되지 않은 액티브 패턴(105) 부분 및 소자 분리 패턴(110) 부분과, 비트 라인 구조물(325) 사이에는 상기 수직 방향을 따라 순차적으로 적층된 제1 내지 제3 절연 패턴들(175, 185, 195) 구조물을 포함하는 절연 패턴 구조물이 형성될 수 있다. 이때, 제2 절연 패턴(185)은 "L"자 형상의 단면을 갖는 제1 스페이서(335)의 저면에 접촉할 수 있으며, 제3 절연 패턴(195)은 비트 라인 구조물(325)의 저면에 접촉할 수 있다.
각 제1, 제3 및 제5 절연 패턴들(175, 195, 350)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 각 제2 및 제4 절연 패턴들(185, 340)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제2 캐핑 패턴(410)은 게이트 구조물(160)과 상기 수직 방향으로 오버랩되도록 상기 제1 방향으로 연장될 수 있으며, 비트 라인 구조물(325)의 상기 제1 방향으로의 측벽에 형성된 상기 스페이서 구조물의 외측벽을 부분적으로 커버할 수 있다. 예시적인 실시예들에 있어서, 제2 캐핑 패턴(410)은 상기 제2 방향을 따라 일정한 간격으로 서로 이격되도록 복수 개로 형성될 수 있다. 제2 캐핑 패턴(410)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 콘택 플러그 구조물은 상기 수직 방향을 따라 순차적으로 적층된 하부 콘택 플러그(405), 제2 및 제3 오믹 콘택 패턴들(435, 445), 제2 확산 배리어 막(450), 및 상부 콘택 플러그(465)를 포함할 수 있다.
하부 콘택 플러그(405)는 상기 제1 방향을 따라 서로 이웃하는 비트 라인 구조물들(325) 및 상기 제2 방향을 따라 서로 이웃하는 제2 캐핑 패턴들(410) 사이에서 액티브 패턴(105) 및 소자 분리 패턴(110) 상에 형성된 제3 리세스(390) 상에 형성될 수 있으며, 상기 스페이서 구조물의 제3 스페이서(385)의 외측벽 및 각 제2 캐핑 패턴들(410)의 측벽에 접촉할 수 있다. 이에 따라, 하부 콘택 플러그(405)는 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 일 실시예에 있어서, 하부 콘택 플러그(405)는 그 최상면이 에어 스페이서(365) 및 제3 스페이서(385)의 최상면보다 낮을 수 있다.
하부 콘택 플러그(405)는 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 한편, 하부 콘택 플러그(405) 내부에는 에어 갭(도시하지 않음)이 형성될 수도 있다.
제2 오믹 콘택 패턴(435)은 하부 콘택 플러그(405) 상에 형성될 수 있다. 제2 오믹 콘택 패턴(435)은 예를 들어, 코발트 실리사이드 혹은 니켈 실리사이드를 포함할 수 있다.
제3 오믹 콘택 패턴(445)은 제2 오믹 콘택 패턴(435) 상에 형성될 수 있다. 제3 오믹 콘택 패턴(445)은 예를 들어, 티타늄 실리사이드, 탄탈륨 실리사이드, 텅스텐 실리사이드 등을 포함할 수 있다.
제2 확산 배리어 막(450)은 제3 오믹 콘택 패턴(445)의 상면 및 제4 스페이서(425)의 측벽 및 상면에 형성될 수 있다. 제2 확산 배리어 막(450)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등을 포함할 수 있다.
상부 콘택 플러그(465)는 제2 확산 배리어 막(450) 상에 형성될 수 있다. 상부 콘택 플러그(465)의 상면은 비트 라인 구조물(325) 및 제2 캐핑 패턴(410)의 상면보다 높을 수 있다.
예시적인 실시예들에 있어서, 상부 콘택 플러그(465)는 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 이들은 순차적으로 적층된 제1 및 제2 층간 절연막들(480, 490)에 의해 상기 제1 방향을 따라 서로 이격될 수 있다. 이때, 제1 층간 절연막(480)은 비트 라인 구조물(325)의 제1 캐핑 패턴(315) 상부 및 그 측벽에 형성된 상기 스페이서 구조물의 상부를 부분적으로 관통할 수 있다. 제1 층간 절연막(480)은 낮은 갭필 특성을 갖는 절연 물질을 포함할 수 있으며, 제2 층간 절연막(490)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상부 콘택 플러그(465)는 상부에서 보았을 때, 벌집 모양으로 배열될 수 있다. 각 상부 콘택 플러그들(465)은 상부에서 보았을 때, 원형, 타원형 혹은 다각형의 형상을 가질 수 있다. 상부 콘택 플러그(465)는 예를 들어, 텅스텐(W), 알루미늄(Al), 구리 등과 같은 저저항 금속을 포함할 수 있다.
커패시터(540)는 상부 콘택 플러그(465) 상에 순차적으로 적층된 하부 전극(510), 유전막(520) 및 상부 전극(530)을 포함할 수 있다. 하부 전극(510) 및 상부 전극(530)은 서로 실질적으로 동일한 물질을 포함할 수 있으며, 예를 들어 도핑된 폴리실리콘 및/또는 금속을 포함할 수 있다. 유전막(520)은 실리콘 산화물, 금속 산화물 등의 산화물 및/또는 실리콘 질화물, 금속 질화물 등의 질화물을 포함할 수 있으며, 이때, 상기 금속은 알루미늄(Al), 지르코늄(Zr), 티타늄(Ti), 하프늄(Hf) 등을 포함할 수 있다.
식각 저지막(500)은 제1 및 제2 층간 절연막들(480, 490)과 유전막(520) 사이에 형성될 수 있으며, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제3 층간 절연막(550)은 커패시터(540)를 커버하도록 제1 및 제2 층간 절연막들(480, 490) 상에 형성될 수 있으며, 예를 들어 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 11 내지 도 25는 예시적인 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 11, 13, 16 및 20은 평면도들이고, 도 12, 14-15, 17-19 및 21-25는 대응하는 각 평면도들의 B-B'선 및 C-C'선을 따라 절단한 단면들을 포함한다.
상기 반도체 장치 제조 방법은 도 2 내지 도 5 및 도 1을 참조로 설명한 배선 구조물 형성 방법을 디램(DRAM) 장치 제조 방법에 적용한 것으로서, 상기 배선 구조물 형성 방법에 대한 중복적인 설명은 생략한다.
도 11 및 12를 참조하면, 기판(100) 상에 액티브 패턴들(105)을 형성할 수 있으며, 액티브 패턴들(105)의 측벽을 커버하는 소자 분리 패턴(110)을 형성할 수 있다.
이후, 기판(100) 상에 예를 들어 이온 주입 공정을 수행함으로써 불순물 영역(도시되지 않음)을 형성한 후, 액티브 패턴(105) 및 소자 분리 패턴(110)을 부분적으로 식각하여 상기 제1 방향으로 연장되는 제1 리세스를 형성할 수 있다.
이후, 상기 제1 리세스 내부에 게이트 구조물(160)을 형성할 수 있다. 게이트 구조물(160)은 상기 제1 리세스에 의해 노출된 액티브 패턴(105)의 표면 상에 형성된 게이트 절연막(130), 게이트 절연막(130) 상에 형성되어 상기 제1 리세스의 하부를 채우는 게이트 전극(140), 및 게이트 전극(140) 상에 형성되어 상기 제1 리세스의 상부를 채우는 게이트 마스크(150)를 포함할 수 있다. 이때, 게이트 구조물(160)은 상기 제1 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
게이트 절연막(130)은 상기 제1 리세스에 의해 노출된 액티브 패턴(105)의 표면에 대한 열산화 공정을 통해 형성될 수 있다.
도 13 및 14를 참조하면, 기판(100) 상에 절연막 구조물(200), 제3 도전막(210) 및 제1 마스크(220)를 순차적으로 형성하고, 제1 마스크(220)를 식각 마스크로 사용하는 식각 공정을 수행하여 하부의 제3 도전막(210) 및 절연막 구조물(200)을 식각함으로써 액티브 패턴(105)을 노출시키는 제1 홀(230)을 형성할 수 있다.
예시적인 실시예들에 있어서, 절연막 구조물(200)은 순차적으로 적층된 제1 내지 제3 절연막들(170, 180, 190)을 포함할 수 있다. 각 제1 및 제3 절연막들(170, 190)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 절연막(180)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제3 도전막(210)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 제1 마스크(220)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 식각 공정 시, 제1 홀(230)에 의해 노출된 액티브 패턴(105) 및 이에 인접하는 소자 분리 패턴(110)의 상부, 및 게이트 마스크(150)의 상부도 함께 식각되어 이들 상면에 제2 리세스가 형성될 수 있다. 즉, 제1 홀(230)의 저면은 제2 리세스로도 지칭될 수 있다.
예시적인 실시예들에 있어서, 제1 홀(230)은 상기 제3 방향으로 연장되는 각 액티브 패턴들(105)의 가운데 부분 상면을 노출시킬 수 있으며, 이에 따라 상기 각 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있다.
이후, 제1 홀(230)을 채우는 제4 도전막(240)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제4 도전막(240)은 액티브 패턴(105), 소자 분리 패턴(110), 게이트 마스크(150), 및 제1 마스크(220) 상에 제1 홀(230)을 채우는 예비 제4 도전막을 형성한 후, 상기 예비 제4 도전막 상부를 CMP 공정 및/또는 에치 백 공정을 통해 제거함으로써 형성할 수 있다. 이에 따라, 제4 도전막(240)은 제3 도전막(210)의 상면과 실질적으로 동일한 높이에 위치하는 상면을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제4 도전막(240)은 상기 각 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있다. 제4 도전막(240)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 제3 도전막(210)과 병합될 수도 있다.
도 15를 참조하면, 제1 마스크(220)를 제거한 후, 제3 및 제4 도전막들(210, 240) 상에 제5 도전막(250), 제1 오믹 콘택막(270), 제1 산화 방지막(280), 제1 확산 배리어 막(290), 제6 도전막(300), 및 제1 캐핑막(310)을 순차적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 제5 도전막(250), 제1 오믹 콘택막(270), 제1 산화 방지막(280), 제1 확산 배리어 막(290), 제6 도전막(300)은 각각 도 2 내지 5를 참조로 설명한 제1 도전막(20), 오믹 콘택막(40), 산화 방지막(50), 확산 배리어 막(60) 및 제2 도전막(70)과 실질적으로 동일한 공정을 통해 실질적으로 동일한 물질을 포함하도록 형성될 수 있다. 또한, 제1 캐핑막(310)은 도 1에 도시된 마스크(85)와 동일한 물질을 포함할 수 있다.
이에 따라, 제5 도전막(250)은 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 제3 및 제4 도전막들(210, 240)과 병합될 수 있다.
도 16 및 17을 참조하면, 제1 캐핑막(310)을 패터닝하여 제1 캐핑 패턴(315)을 형성할 수 있으며, 이를 식각 마스크로 사용하여 제6 도전막(300), 제1 확산 배리어 막(290), 제1 산화 방지막(280), 제1 오믹 콘택막(270), 제5 도전막(250), 제3 및 제4 도전막들(210, 240), 및 제3 절연막(190)을 순차적으로 식각할 수 있다.
예시적인 실시예들에 있어서, 제1 캐핑 패턴(315)은 기판(100) 상에서 상기 제2 방향으로 각각 연장되고 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
상기 식각 공정을 수행함에 따라, 제1 홀(230) 내의 액티브 패턴(105), 소자 분리 패턴(110), 및 게이트 마스크(150) 상에는 순차적으로 적층된 제4 도전 패턴(245), 제5 도전 패턴(255), 제1 오믹 콘택 패턴(275), 제1 산화 방지 패턴(285), 제1 확산 배리어(295), 제6 도전 패턴(305) 및 제1 캐핑 패턴(315)이 형성될 수 있으며, 제1 홀(230) 바깥의 절연막 구조물(200)의 제2 절연막(180) 상에는 순차적으로 적층된 제3 절연 패턴(195), 제3 도전 패턴(215), 제5 도전 패턴(255), 제1 오믹 콘택 패턴(275), 제1 산화 방지 패턴(285), 제1 확산 배리어(295), 제6 도전 패턴(305) 및 제1 캐핑 패턴(315)이 형성될 수 있다.
전술한 바와 같이 제3 내지 제5 도전막들(210, 240, 250)은 서로 병합될 수 있으며, 이에 따라 순차적으로 적층된 제4 및 제5 도전 패턴들(245, 255), 및 제3 및 제5 도전 패턴들(215, 255)은 각각 하나의 도전 구조물(265)을 형성할 수 있다. 이후에서는, 순차적으로 적층된 도전 구조물(265), 제1 오믹 콘택 패턴(275), 제1 산화 방지 패턴(285), 제1 확산 배리어(295), 제6 도전 패턴(305) 및 제1 캐핑 패턴(315)을 비트 라인 구조물(325)로 지칭하기로 한다.
예시적인 실시예들에 있어서, 비트 라인 구조물(325)은 기판(100) 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 각 비트 라인 구조물들(325)은 제1 홀(230)을 통해서 대응하는 각 액티브 패턴들(105)의 상기 제3 방향으로의 가운데 부분과 접촉하여 이에 전기적으로 연결될 수 있다.
도 18을 참조하면, 비트 라인 구조물(325)을 커버하는 제1 스페이서 막을 제1 홀(230)에 의해 노출된 액티브 패턴(105), 소자 분리 패턴(110) 및 게이트 마스크(150)의 상면, 제1 홀(230)의 측벽, 및 제2 절연막(180) 상에 형성한 후, 상기 제1 스페이서 막 상에 제4 및 제5 절연막들을 순차적으로 형성할 수 있다.
상기 제1 스페이서 막은 제2 절연막(180) 상에 형성된 비트 라인 구조물(325) 부분 아래의 제3 절연 패턴(195)의 측벽도 커버할 수 있으며, 상기 제5 절연막은 제1 홀(230)을 모두 채우도록 형성될 수 있다.
이후, 식각 공정을 수행하여, 상기 제4 및 제5 절연막들을 식각할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 습식 식각 공정에 의해 수행될 수 있으며, 상기 제4 및 제5 절연막들 중에서 제1 홀(230) 내의 부분을 제외한 나머지 부분은 모두 제거될 수 있다. 이에 따라, 상기 제1 스페이서 막의 표면 대부분, 즉 제1 홀(230) 내에 형성된 부분 이외의 상기 제2 스페이서 막 부분이 모두 노출될 수 있으며, 제1 홀(230) 내에 잔류하는 상기 제4 및 제5 절연막들 부분은 각각 제4 및 제5 절연 패턴들(340, 350)을 형성할 수 있다.
이후, 상기 노출된 제1 스페이서 막 표면 및 제1 홀(230) 내에 형성된 제4 및 제5 절연 패턴들(340, 350) 상에 제2 스페이서 막을 형성한 후, 이를 이방성 식각하여 비트 라인 구조물(325)의 측벽을 커버하는 제2 스페이서(360)를 상기 제1 스페이서 막 표면, 및 제4 및 제5 절연 패턴들(340, 350) 상에 형성할 수 있다.
이후, 제1 캐핑 패턴(315) 및 제2 스페이서(360)를 식각 마스크로 사용하는 건식 식각 공정을 수행하여, 액티브 패턴(105) 상면을 노출시키는 제1 개구(370)를 형성할 수 있으며, 제1 개구(370)에 의해 소자 분리 패턴(110) 상면 및 게이트 마스크(150)의 상면도 노출될 수 있다.
상기 건식 식각 공정에 의해서, 제1 캐핑 패턴(315) 상면 및 제2 절연막(180) 상면에 형성된 상기 제1 스페이서 막 부분이 제거될 수 있으며, 이에 따라 비트 라인 구조물(325)의 측벽을 커버하는 제1 스페이서(335)가 형성될 수 있다. 또한, 상기 건식 식각 공정에서, 제1 및 제2 절연막들(170, 180)도 부분적으로 제거되어 비트 라인 구조물(325) 하부에 각각 제1 및 제2 절연 패턴들(175, 185)로 잔류할 수 있다. 비트 라인 구조물(325) 하부에 순차적으로 적층된 제1 내지 제3 절연 패턴들(175, 185, 195)은 절연 패턴 구조물을 형성할 수 있다.
도 19를 참조하면, 제1 캐핑 패턴(315) 상면, 제2 스페이서(360)의 외측벽, 제4 및 제5 절연 패턴들(340, 350) 상면 일부, 및 제1 개구(370)에 의해 노출된 액티브 패턴(105), 소자 분리 패턴(110) 및 게이트 마스크(150)의 상면에 제3 스페이서 막을 형성하고, 이를 이방성 식각하여 비트 라인 구조물(325)의 측벽을 커버하는 제3 스페이서(385)를 형성할 수 있다.
상기 제3 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
기판(100) 상에서 비트 라인 구조물(325)의 측벽에 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 제1 내지 제3 스페이서들(335, 360, 385)은 함께 예비 스페이서 구조물로 지칭될 수 있다.
이후, 식각 공정을 수행하여 액티브 패턴(105) 상부를 식각함으로써, 제1 개구(370)에 연통하는 제3 리세스(390)를 형성할 수 있다.
이후, 기판(100) 상에 형성된 제1 개구(370) 및 제3 리세스(390)를 채우는 하부 콘택 플러그 막(400)을 충분한 높이로 형성한 후, 제1 캐핑 패턴(315)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다.
예시적인 실시예들에 있어서, 하부 콘택 플러그 막(400)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 비트 라인 구조물들(325)에 의해 서로 이격되도록 복수 개로 형성될 수 있다. 하부 콘택 플러그 막(400)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 20 및 21을 참조하면, 상기 제1 방향으로 각각 연장되며 상기 제2 방향으로 서로 이격된 복수의 제2 개구들을 포함하는 제2 마스크(도시되지 않음)를 제1 캐핑 패턴(315) 및 하부 콘택 플러그 막(400) 상에 형성하고 이를 식각 마스크로 사용하는 식각 공정을 수행하여 하부 콘택 플러그 막(400)을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제2 개구들은 기판(100) 상면에 수직한 수직 방향으로 게이트 구조물(160)에 오버랩될 수 있다. 상기 식각 공정을 수행함에 따라서, 기판(100) 상에는 비트 라인 구조물들(325) 사이에 게이트 구조물(160)의 게이트 마스크(150) 상면을 노출시키는 제3 개구가 형성될 수 있다.
상기 제2 마스크를 제거한 후, 상기 제3 개구를 채우는 제2 캐핑 패턴(410)을 기판(100) 상에 형성할 수 있다. 제2 캐핑 패턴(410)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 캐핑 패턴(410)은 비트 라인 구조물들(325) 사이에서 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
이에 따라, 비트 라인 구조물들(325) 사이에서 상기 제2 방향으로 연장되는 하부 콘택 플러그 막(400)이 제2 캐핑 패턴들(410)에 의해 상기 제2 방향을 따라 서로 이격된 복수의 하부 콘택 플러그들(405)로 변환될 수 있다. 이때, 각 하부 콘택 플러그들(405)은 대응하는 각 액티브 패턴들(105)의 상기 제3 방향으로의 양단에 접촉하여 이에 전기적으로 연결될 수 있다.
도 22를 참조하면, 하부 콘택 플러그(405)의 상부를 제거하여 비트 라인 구조물(325)의 측벽에 형성된 상기 예비 스페이서 구조물의 상부를 노출시킨 후, 상기 노출된 예비 스페이서 구조물의 제2 및 제3 스페이서들(360, 385)의 상부를 제거할 수 있다.
이후, 하부 콘택 플러그(405)의 상부를 추가적으로 제거할 수 있다. 이에 따라, 하부 콘택 플러그(405)의 상면은 제2 및 제3 스페이서들(360, 385)의 최상면보다 낮아질 수 있다.
이후, 비트 라인 구조물(325), 상기 예비 스페이서 구조물, 제2 캐핑 패턴(410), 및 하부 콘택 플러그(405) 상에 제4 스페이서 막을 형성하고 이를 이방성 식각함으로써, 비트 라인 구조물(325)의 상기 제1 방향으로의 각 양 측벽에 형성된 제1 내지 제3 스페이서들(335, 360, 385)을 커버하는 제4 스페이서(425)를 형성할 수 있으며, 이에 따라 하부 콘택 플러그(405)의 상면이 노출될 수 있다.
이후, 상기 노출된 하부 콘택 플러그(405)의 상면에 제2 오믹 콘택 패턴(435)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 오믹 콘택 패턴(435)은 하부 콘택 플러그(405), 제4 스페이서(425) 및 제1 및 제2 캐핑 패턴들(315, 410) 상에 금속막을 형성하고 열처리한 후, 상기 금속막 중에서 미반응 부분을 제거함으로써 형성될 수 있다. 제2 오믹 콘택 패턴(435)은 예를 들어, 코발트 실리사이드, 니켈 실리사이드 등을 포함할 수 있다.
도 23을 참조하면, 제2 오믹 콘택 패턴(435), 제4 스페이서(425) 및 제1 및 제2 캐핑 패턴들(315, 410) 상에 제3 오믹 콘택막을 형성할 수 있으며, 이때 제2 오믹 콘택 패턴(435)과 접촉하는 상기 제3 오믹 콘택막 부분에는 제3 오믹 콘택 패턴(445)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 오믹 콘택막은 예를 들어, 티타늄을 포함할 수 있으며, 이에 따라 제3 오믹 콘택 패턴(445)은 티타늄 실리사이드를 포함할 수 있다. 이와는 달리, 상기 제3 오믹 콘택막은 예를 들어, 탄탈륨, 텅스텐 등을 포함할 수 있으며, 이에 따라 제3 오믹 콘택 패턴(445)은 탄탈륨 실리사이드, 텅스텐 실리사이드를 포함할 수도 있다.
이후, 상기 제3 오믹 콘택막 및 제3 오믹 콘택 패턴(445) 상에 제2 확산 배리어 막(450)을 형성할 수 있다. 제2 확산 배리어 막(450)은 예를 들어, 티타늄 질화물을 포함할 수 있으며, 제2 확산 배리어 막(450)을 형성할 때 하부의 상기 제3 오믹 콘택막이 질화되어 티타늄 질화물을 포함할 수 있다. 이에 따라, 상기 제3 오믹 콘택막은 제2 확산 배리어 막(450)에 병합될 수 있다.
도 24를 참조하면, 제2 확산 배리어 막(450) 상에 상부 콘택 플러그 막(460)을 형성하고, 그 상부를 평탄화할 수 있다.
예시적인 실시예들에 있어서, 상부 콘택 플러그 막(460)의 상면은 제1 및 제2 캐핑 패턴들(315, 410)의 상면보다 높을 수 있다.
도 25를 참조하면, 상부 콘택 플러그 막(460) 상부, 제2 확산 배리어 막(450) 일부, 제1 캐핑 패턴(315) 상부, 및 제1, 제3 및 제4 스페이서들(335, 385, 425) 상부를 제거하여 제2 홀(470)을 형성할 수 있으며, 이에 따라 제2 스페이서(360)의 상면이 노출될 수 있다.
제2 홀(470)이 형성됨에 따라서, 상부 콘택 플러그 막(460)은 상부 콘택 플러그(465)로 변환될 수 있다. 예시적인 실시예들에 있어서, 상부 콘택 플러그(465)는 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 모양으로 배열될 수 있다. 각 상부 콘택 플러그들(465)은 상면에서 보았을 때 원형, 타원형 혹은 다각형 모양을 가질 수 있다.
기판(100)의 상에서 순차적으로 적층된 하부 콘택 플러그(405), 제2 및 제3 오믹 콘택 패턴들(435, 445), 제2 확산 배리어 막(450), 및 상부 콘택 플러그(465)는 함께 콘택 플러그 구조물을 형성할 수 있다.
이후, 노출된 제2 스페이서(360)를 제거하여, 제2 홀(470)에 연통하는 에어 갭(365)를 형성할 수 있다. 제2 스페이서(360)는 예를 들어, 습식 식각 공정에 의해 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 방향으로 연장되는 비트 라인 구조물(325)의 측벽에 형성된 제2 스페이서(360)는 제2 홀(470)에 의해 직접 노출된 부분뿐만 아니라, 상기 부분과 수평 방향으로 평행한 부분까지 모두 제거될 수 있다. 즉, 제2 홀(470)에 의해 노출되어 상부 콘택 플러그(465)에 의해 커버되지 않는 제2 스페이서 부분(360)뿐만 아니라, 상기 제2 방향으로 이웃하여 제2 캐핑 패턴(410)에 의해 커버된 부분, 및 이에 상기 제2 방향으로 이웃하여 상부 콘택 플러그(465)에 의해 커버된 부분까지 모두 제거될 수 있다.
이후, 제2 홀(470)을 채우면서 순차적으로 적층된 제1 및 제2 층간 절연막들(480, 490)을 형성할 수 있다. 제1 및 제2 층간 절연막들(480, 490)은 제2 캐핑 패턴(410) 상에도 순차적으로 적층될 수 있다.
제1 층간 절연막(480)은 갭필 특성이 낮은 물질을 사용하여 형성될 수 있으며, 이에 따라 제2 홀(470) 하부의 에어 갭(365)이 채워지지 않고 잔류할 수 있다. 이때, 에어 갭(365)은 에어 스페이서(365)로 지칭될 수도 있으며, 제1, 제3 및 제4 스페이서들(335, 385, 425)과 함께 스페이서 구조물을 형성할 수 있다. 즉, 에어 갭(365)은 공기를 포함하는 스페이서일 수 있다.
다시 도 9 및 10을 참조하면, 상부 콘택 플러그(465)의 상면과 접촉하는 커패시터(540)를 형성할 수 있다.
즉, 상부 콘택 플러그(465), 및 제1 및 제2 층간 절연막들(480, 490), 상에 식각 저지막(500) 및 몰드막(도시하지 않음)을 순차적으로 형성하고, 이들을 부분적으로 식각하여 상부 콘택 플러그(465)의 상면을 부분적으로 노출시키는 제3 홀을 형성할 수 있다.
상기 제3 홀의 측벽, 노출된 상부 콘택 플러그(465)의 상면 및 상기 몰드막 상에 하부 전극막(도시하지 않음)을 형성하고, 상기 제3 홀의 나머지 부분을 충분히 채우는 희생막(도시하지 않음)을 상기 하부 전극막 상에 형성한 후, 상기 몰드막 상면이 노출될 때까지 상기 하부 전극막 및 상기 희생막의 상부를 평탄화함으로써 상기 하부 전극막을 노드 분리할 수 있다. 잔류하는 상기 희생막 및 상기 몰드막은 예를 들어, 습식 식각 공정을 수행함으로써 제거할 수 있고, 이에 따라 상기 노출된 상부 콘택 플러그(465)의 상면에는 실린더형(cylindrical) 하부 전극(510)이 형성될 수 있다. 이와는 달리, 상기 제3 홀을 전부 채우는 필라형(pillar) 하부 전극(510)이 형성될 수도 있다.
이후, 하부 전극(510)의 표면 및 식각 저지막(500) 상에 유전막(520)을 형성하고, 유전막(520) 상에 상부 전극(530)을 형성함으로써, 하부 전극(510), 유전막(520) 및 상부 전극(530)을 각각 포함하는 커패시터(540)를 형성할 수 있다.
이후, 커패시터(540)를 커버하는 제3 층간 절연막(550)을 기판(100)의 상에 형성함으로써 상기 반도체 장치를 완성할 수 있다. 제3 층간 절연막(550)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 26은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 비트 라인 구조물을 제외하고는 도 9 및 10을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다.
도 26을 참조하면, 상기 반도체 장치의 비트 라인 구조물은 순차적으로 적층된 도전 구조물(265), 제1 오믹 콘택 패턴(275), 제1 확산 배리어(295), 제2 산화 방지 패턴(287), 제6 도전 패턴(305) 및 제1 캐핑 패턴(315)을 포함할 수 있다.
이때, 제1 오믹 콘택 패턴(275), 제1 확산 배리어(295), 및 제2 산화 방지 패턴(287)은 도 6에 도시된 오믹 콘택 패턴(45), 확산 배리어(65), 및 산화 방지 패턴(57)과 실질적으로 동일한 물질을 포함할 수 있다.
도 27은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 콘택 플러그 구조물을 제외하고는 도 9 및 10을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다.
도 27을 참조하면, 상기 콘택 플러그 구조물은 하부 콘택 플러그(405), 제2 및 제4 오믹 콘택 패턴들(435, 605), 제3 산화 방지 패턴(615), 제3 및 제4 확산 배리어 막들(617, 620), 및 상부 콘택 플러그(465)를 포함할 수 있다.
이때, 제4 오믹 콘택 패턴(605), 제3 산화 방지 패턴(615) 및 제4 확산 배리어 막(620)은 각각 도 1에 도시된 금속 실리사이드 패턴(45), 금속 실리콘 질화 패턴(55), 및 그래핀 패턴(65)과 실질적으로 동일한 물질을 포함할 수 있다. 한편, 제3 확산 배리어 막(617)은 도 6에 도시된 제2 산화 방지 패턴(57)과 실질적으로 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 제4 오믹 콘택 패턴(605)은 제2 오믹 콘택 패턴(435) 상에 형성될 수 있고, 제3 산화 방지 패턴(615)은 제4 오믹 콘택 패턴(605) 상에 형성될 수 있으며, 제3 확산 배리어 막(617)은 제4 스페이서(425) 상에 형성될 수 있고, 제4 확산 배리어 막(620)은 제3 산화 방지 패턴(615) 및 제3 확산 배리어 막(617) 상에 형성되어 이들의 상면에 접촉할 수 있다. 이에 따라, 제3 확산 배리어 막(617)은 제3 산화 방지 패턴(615)의 상기 제1 방향으로의 각 양단 상면 및 제4 확산 배리어 막(620)의 외측벽에 접촉할 수 있다.
도 28은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 상기 반도체 장치의 제조 방법은 도 11 내지 도 25 및 도 9 및 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 28을 참조하면, 도 11 내지 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한 후, 도 3 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제2 오믹 콘택 패턴(435), 제4 스페이서(425), 및 제1 및 제2 캐핑 패턴들(315, 410) 상에 제4 오믹 콘택막을 형성할 수 있으며, 이때 제2 오믹 콘택 패턴(435)과 접촉하는 상기 제4 오믹 콘택막 부분에는 제4 오믹 콘택 패턴(605)이 형성될 수 있다.
일 실시예에 있어서, 상기 제4 오믹 콘택막은 티타늄을 포함할 수 있으며, 이에 따라 제4 오믹 콘택 패턴(605)은 티타늄 실리사이드를 포함할 수 있다. 이와는 달리, 상기 제4 오믹 콘택막은 탄탈륨, 텅스텐 등을 포함할 수 있으며, 이에 따라 제4 오믹 콘택 패턴(605)은 탄탈륨 실리사이드, 텅스텐 실리사이드를 포함할 수도 있다.
이후, 상기 제4 오믹 콘택막 및 제4 오믹 콘택 패턴(605)에 질화 처리 공정을 수행하여, 제4 오믹 콘택 패턴(605)의 상부는 제3 산화 방지 패턴(615)으로 변환될 수 있으며, 상기 제4 오믹 콘택막은 제3 확산 배리어 막(617)으로 변환될 수 있다. 이때, 제3 산화 방지 패턴(615)은 텅스텐 실리콘 질화물, 탄탈륨 실리콘 질화물, 혹은 텅스텐 실리콘 질화물을 포함할 수 있으며, 제3 확산 배리어 막(617)은 티타늄 질화물, 탄탈륨 질화물, 혹은 텅스텐 질화물을 포함할 수 있다.
이후, 제3 산화 방지 패턴(615) 및 제3 확산 배리어 막(617) 상에 제4 확산 배리어 막(620)을 형성할 수 있다. 제4 확산 배리어 막(620)은 그래핀을 포함할 수 있다.
이후, 도 24 및 도 9 및 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 반도체 장치를 완성할 수 있다.
도 29는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 콘택 플러그 구조물을 제외하고는 도 27을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다.
도 29를 참조하면, 상기 콘택 플러그 구조물은 하부 콘택 플러그(405), 제2 및 제4 오믹 콘택 패턴들(435, 605), 제3 및 제4 확산 배리어 막들(617, 620), 및 상부 콘택 플러그(465)를 포함할 수 있다.
예시적인 실시예들에 있어서, 제4 오믹 콘택 패턴(605)은 제2 오믹 콘택 패턴(435) 상에 형성될 수 있고, 제4 확산 배리어 막(620)은 제4 오믹 콘택 패턴(605) 및 제4 스페이서(425) 상에 형성될 수 있으며, 제3 확산 배리어 막(617)은 제4 확산 배리어 막(620) 상에 형성될 수 있다.
한편 도시하지는 않았으나, 상기 반도체 장치는 도 26에 도시된 비트 라인 구조물(325)을 포함하면서, 도 27 혹은 도 29에 도시된 콘택 플러그 구조물을 포함할 수도 있다.
10, 100: 기판
20, 70, 210, 240, 250, 300: 제1 내지 제6 도전막
25, 75, 215, 245, 255, 305: 제1 내지 제6 도전 패턴
30: 자연 산화막 40: 오믹 콘택막
45: 오믹 콘택 패턴 50, 52: 산화 방지막
55, 57: 산화 방지 패턴 60: 확산 배리어 막
65: 확산 배리어 패턴 85: 마스크
105: 액티브 패턴 110: 소자 분리 패턴
130: 게이트 절연막 140: 게이트 전극
150: 게이트 마스크 160: 게이트 구조물
170, 180, 190: 제1 내지 제3 절연막
175, 185, 195, 340, 350: 제1 내지 제5 절연 패턴
200: 절연막 구조물 220: 제1 마스크
230, 390: 제2, 제3 리세스 265: 도전 구조물
270: 제1 오믹 콘택막
275, 435, 445, 605: 제1 내지 제4 오믹 콘택 패턴
280: 제1 산화 방지막
285, 287, 615: 제1 내지 제3 산화 방지 패턴
290, 450, 617, 620: 확산 배리어 막
295, 455: 제1, 제2 확산 배리어 310: 제1 캐핑막
315, 410: 제1, 제2 캐핑 패턴 325: 비트 라인 구조물
335, 360, 385, 425: 제1 내지 제4 스페이서
365: 에어 스페이서 370: 제1 개구
400, 460: 하부, 상부 콘택 플러그 막
405, 465: 하부, 상부 콘택 플러그 230, 470: 제1, 제2 홀
480, 490, 550: 제1 내지 제3 층간 절연막
500: 식각 저지막 510: 하부 전극
520: 유전막 530: 상부 전극
540: 커패시터

Claims (20)

  1. 기판 상에 형성되며, 불순물이 도핑된 폴리실리콘을 포함하는 제1 도전 패턴;
    상기 제1 도전 패턴 상에 형성되며, 금속 실리사이드를 포함하는 오믹 콘택 패턴;
    상기 오믹 콘택 패턴 상에 형성되며, 금속 실리콘 질화물을 포함하는 산화 방지 패턴;
    상기 산화 방지 패턴 상에 형성되며, 그래핀을 포함하는 확산 배리어; 및
    상기 확산 배리어 상에 형성되며, 금속을 포함하는 제2 도전 패턴을 구비하는 배선 구조물.
  2. 제1항에 있어서, 상기 오믹 콘택 패턴은 티타늄 실리사이드를 포함하고, 상기 산화 방지 패턴은 티타늄 실리콘 질화물을 포함하는 배선 구조물.
  3. 제1항에 있어서, 상기 오믹 콘택 패턴은 탄탈륨 실리사이드 혹은 텅스텐 실리사이드를 포함하고, 상기 산화 방지 패턴은 탄탈륨 실리콘 질화물 혹은 텅스텐 실리콘 질화물을 포함하는 배선 구조물.
  4. 제1항에 있어서, 상기 제1 도전 패턴과 상기 산화 방지 패턴 사이에 형성된 금속 산화막을 더 포함하는 배선 구조물.
  5. 제4항에 있어서, 상기 금속 산화막은 상기 제1 도전 패턴의 상면의 일부 상에만 형성된 배선 구조물.
  6. 제1항에 있어서, 상기 각 오믹 콘택 패턴 및 산화 방지 패턴은 0.1nm 내지 1nm의 두께를 갖고, 상기 확산 배리어는 0.5nm 내지 2nm의 두께를 갖는 배선 구조물.
  7. 기판 상에 형성되며, 불순물이 도핑된 폴리실리콘을 포함하는 제1 도전 패턴;
    상기 제1 도전 패턴 상에 형성되며, 금속 실리사이드를 포함하는 오믹 콘택 패턴;
    상기 오믹 패턴 상에 형성되며, 그래핀을 포함하는 확산 배리어;
    상기 확산 배리어 상에 형성되며, 금속 질화물을 포함하는 산화 방지 패턴; 및
    상기 산화 방지 패턴 상에 형성되며, 금속을 포함하는 제2 도전 패턴을 구비하는 배선 구조물.
  8. 제7항에 있어서, 상기 제1 도전 패턴과 상기 확산 배리어 사이에 형성된 금속 산화막을 더 포함하는 배선 구조물.
  9. 기판 상에 불순물이 도핑된 폴리실리콘을 포함하는 제1 도전막을 형성하고;
    상기 제1 도전막 상에 금속 실리사이드를 포함하는 오믹 콘택막을 형성하고;
    상기 오믹 콘택막에 질화 처리 공정을 수행하여, 상기 오믹 콘택막 상에 금속 실리콘 질화물을 포함하는 산화 방지막을 형성하고;
    상기 산화 방지막 상에 그래핀을 포함하는 확산 배리어 막을 형성하고;
    상기 확산 배리어 막 상에 금속을 포함하는 제2 도전막을 형성하고; 그리고
    마스크를 사용하는 식각 공정을 통해 상기 제2 도전막, 상기 확산 배리어 막, 상기 산화 방지막, 상기 오믹 콘택막 및 상기 제1 도전막을 패터닝함으로써, 상기 기판 상에 순차적으로 적층된 제1 도전 패턴, 오믹 콘택 패턴, 산화 방지 패턴, 확산 배리어 및 제2 도전 패턴을 형성하는 것을 포함하는 배선 구조물 형성 방법.
  10. 제9항에 있어서, 상기 질화 처리 공정은 암모니아(NH3) 가스 혹은 질소(N2) 가스 분위기 하에서 플라스마 처리 공정 혹은 열처리 공정을 통해 수행되는 배선 구조물 형성 방법.
  11. 제9항에 있어서, 상기 제1 도전막 상에 상기 오믹 콘택막을 형성하는 것은,
    티타늄을 포함하는 전구체를 사용하는 플라스마 증대 화학 기상 증착(PECVD) 공정을 수행하여, 상기 제1 도전막에 포함된 실리콘 성분과 상기 티타늄이 결합하여 티타늄 실리사이드 막을 형성하는 것을 포함하는 배선 구조물 형성 방법.
  12. 제9항에 있어서, 상기 산화 방지막을 형성하는 것과 상기 확산 배리어 막을 형성하는 것은 인-시튜로 수행되는 배선 구조물 형성 방법.
  13. 제9항에 있어서, 상기 제1 도전막 상에는 자연 산화막이 형성되며,
    상기 오믹 콘택막을 형성하기 이전에, 상기 자연 산화막을 제거하기 위한 플라스마 처리 공정을 수행하는 것을 더 포함하는 배선 구조물 형성 방법.
  14. 기판 상에 불순물이 도핑된 폴리실리콘을 포함하는 제1 도전막을 형성하고;
    상기 제1 도전막 상에 그래핀을 포함하는 확산 배리어 막을 형성하고;
    상기 확산 배리어 막 상에 금속막을 형성하여, 상기 제1 도전막과 상기 확산 배리어 막 사이에 금속 실리사이드를 포함하는 오믹 콘택막이 형성되고;
    상기 금속막에 질화 처리 공정을 수행하여, 상기 확산 배리어 막 상에 금속 질화물을 포함하는 산화 방지막을 형성하고;
    상기 확산 배리어 막 상에 금속을 포함하는 제2 도전막을 형성하고; 그리고
    마스크를 사용하는 식각 공정을 통해 상기 제2 도전막, 상기 산화 방지막, 상기 확산 배리어 막, 상기 오믹 콘택막 및 상기 제1 도전막을 패터닝함으로써, 상기 기판 상에 순차적으로 적층된 제1 도전 패턴, 오믹 콘택 패턴, 확산 배리어, 산화 방지 패턴 및 제2 도전 패턴을 형성하는 것을 포함하는 배선 구조물 형성 방법.
  15. 기판 상에 형성된 액티브 패턴;
    상기 액티브 패턴 상부에 매립된 게이트 구조물;
    상기 액티브 패턴 상에 형성된 비트 라인 구조물;
    상기 액티브 패턴 상에 상기 비트 라인 구조물에 인접하여 형성된 콘택 플러그 구조물; 및
    상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함하며,
    상기 비트 라인 구조물은
    불순물이 도핑된 폴리실리콘을 포함하는 제1 도전 패턴;
    상기 제1 도전 패턴 상에 형성되며, 금속 실리사이드를 포함하는 제1 오믹 콘택 패턴;
    상기 제1 오믹 콘택 패턴 상에 형성되며, 금속 실리콘 질화물을 포함하는 제1 산화 방지 패턴;
    상기 제1 산화 방지 패턴 상에 형성되며, 그래핀을 포함하는 제1 확산 배리어; 및
    상기 제1 확산 배리어 상에 형성되며, 금속을 포함하는 제2 도전 패턴을 구비하는 반도체 장치.
  16. 제15항에 있어서, 상기 제1 오믹 콘택 패턴은 티타늄 실리사이드, 탄탈륨 실리사이드 혹은 텅스텐 실리사이드를 포함하고,
    상기 제1 산화 방지 패턴은 티타늄 실리콘 질화물, 탄탈륨 실리콘 질화물 혹은 텅스텐 실리콘 질화물을 포함하는 반도체 장치.
  17. 제15항에 있어서, 상기 콘택 플러그 구조물은
    불순물이 도핑된 폴리실리콘을 포함하는 제3 도전 패턴;
    상기 제3 도전 패턴 상에 형성되며, 금속 실리사이드를 포함하는 제2 오믹 콘택 패턴;
    상기 제2 오믹 콘택 패턴 상에 형성되며, 금속 실리사이드를 포함하는 제3 오믹 콘택 패턴;
    상기 제3 오믹 콘택 패턴 상에 형성되며, 금속 질화물을 포함하는 제2 확산 배리어; 및
    상기 제2 확산 배리어 상에 형성되며, 금속을 포함하는 제4 도전 패턴을 구비하는 반도체 장치.
  18. 제15항에 있어서, 상기 콘택 플러그 구조물은
    불순물이 도핑된 폴리실리콘을 포함하는 제3 도전 패턴;
    상기 제3 도전 패턴 상에 형성되며, 금속 실리사이드를 포함하는 제2 오믹 콘택 패턴;
    상기 제2 오믹 콘택 패턴 상에 형성되며, 금속 실리사이드를 포함하는 제3 오믹 콘택 패턴;
    상기 제3 오믹 콘택 패턴 상에 형성되며, 금속 실리콘 질화물을 포함하는 제2 산화 방지 패턴;
    상기 제2 산화 방지 패턴 상에 형성되며, 그래핀을 포함하는 제2 확산 배리어; 및
    상기 제2 확산 배리어 상에 형성되며, 금속을 포함하는 제4 도전 패턴을 구비하는 반도체 장치.
  19. 제15항에 있어서, 상기 콘택 플러그 구조물은
    불순물이 도핑된 폴리실리콘을 포함하는 제3 도전 패턴;
    상기 제3 도전 패턴 상에 형성되며, 금속 실리사이드를 포함하는 제2 오믹 콘택 패턴;
    상기 제2 오믹 패턴 상에 형성되며, 금속 실리사이드를 포함하는 제3 오믹 콘택 패턴;
    상기 제3 오믹 콘택 패턴 상에 형성되며, 그래핀을 포함하는 제2 확산 배리어;
    상기 제2 확산 배리어 상에 형성되며, 금속 질화물을 포함하는 제3 확산 배리어; 및
    상기 제3 확산 배리어 상에 형성되며, 금속을 포함하는 제4 도전 패턴을 구비하는 반도체 장치.
  20. 기판 상에 형성된 액티브 패턴;
    상기 액티브 패턴 상부에 매립된 게이트 구조물;
    상기 액티브 패턴 상에 형성된 비트 라인 구조물; 및
    상기 액티브 패턴 상에 상기 비트 라인 구조물에 인접하여 형성된 콘택 플러그 구조물; 및
    상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함하며,
    상기 비트 라인 구조물은
    불순물이 도핑된 폴리실리콘을 포함하는 제1 도전 패턴;
    상기 제1 도전 패턴 상에 형성되며, 금속 실리사이드를 포함하는 제1 오믹 콘택 패턴;
    상기 제1 오믹 패턴 상에 형성되며, 그래핀을 포함하는 제1 확산 배리어;
    상기 제1 확산 배리어 상에 형성되며, 금속 질화물을 포함하는 산화 방지 패턴; 및
    상기 산화 방지 패턴 상에 형성되며, 금속을 포함하는 제2 도전 패턴을 구비하는 반도체 장치.
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