KR20210053379A - 반도체 메모리 소자 및 그의 제조 방법 - Google Patents

반도체 메모리 소자 및 그의 제조 방법 Download PDF

Info

Publication number
KR20210053379A
KR20210053379A KR1020190138586A KR20190138586A KR20210053379A KR 20210053379 A KR20210053379 A KR 20210053379A KR 1020190138586 A KR1020190138586 A KR 1020190138586A KR 20190138586 A KR20190138586 A KR 20190138586A KR 20210053379 A KR20210053379 A KR 20210053379A
Authority
KR
South Korea
Prior art keywords
layer
interface layer
dielectric layer
capacitor
memory device
Prior art date
Application number
KR1020190138586A
Other languages
English (en)
Other versions
KR102675933B1 (ko
Inventor
정규호
김윤수
박영림
송정규
안세형
안창무
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190138586A priority Critical patent/KR102675933B1/ko
Priority claimed from KR1020190138586A external-priority patent/KR102675933B1/ko
Priority to US16/897,589 priority patent/US11133314B2/en
Publication of KR20210053379A publication Critical patent/KR20210053379A/ko
Priority to US17/412,801 priority patent/US11600621B2/en
Application granted granted Critical
Publication of KR102675933B1 publication Critical patent/KR102675933B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L27/10808—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02189—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing zirconium, e.g. ZrO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02194—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing more than one metal element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H01L27/1085—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01007—Nitrogen [N]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01008—Oxygen [O]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01041—Niobium [Nb]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 메모리 소자 및 그의 제조 방법에 관한 것으로, 반도체 메모리 소자는 유전막을 사이에 두고 대향하는 하부전극과 상부전극, 그리고 상기 하부전극과 상기 유전막 사이의 계면막을 포함하는 커패시터를 포함한다. 상기 계면막은 네오븀(Nb), 타이타늄(Ti), 산소(O), 그리고 질소(N)의 조합을 포함하고, 그리고 상기 유전막의 구성 성분을 더 포함한다.

Description

반도체 메모리 소자 및 그의 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 메모리 소자 및 그의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 전자 산업의 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다.
특히, 디램(DRAM)과 같은 반도체 메모리 소자의 디자인 룰 감소에 따라 커패시터 하부전극의 산화로 인한 정전용량의 최대값과 최소값의 차이가 더욱 커지고 있다. 따라서, 정전용량 차이를 개선할 수 있는 반도체 메모리 소자의 구조 및 방법에 대한 필요성이 커지고 있다.
본 발명의 목적은 개선된 신뢰성을 갖는 반도체 메모리 소자 및 그의 제조 방법을 제공함에 있다.
본 발명의 다른 목적은 정전용량의 차이가 감소된 반도체 메모리 소자 및 그의 제조 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자 및 그의 제조 방법은 커패시터 전극과 커패시터 유전막 사이에 정전용량 최소값을 증가시킬 수 있는 계면막을 포함하는 것을 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 메모리 소자는: 유전막을 사이에 두고 서로 대향하는 하부전극과 상부전극, 그리고 상기 하부전극과 상기 유전막 사이에 제공된 계면막을 포함하는 커패시터를 포함할 수 있다. 상기 계면막은 네오븀(Nb), 타이타늄(Ti), 산소(O), 그리고 질소(N)의 조합을 포함하고, 그리고 상기 유전막의 구성 성분을 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 메모리 소자는: 하부전극; 상기 하부전극 상에 제공된 유전막; 상기 유전막 상에 제공된 상부전극; 그리고 상기 하부전극과 상기 유전막 사이에 제공된 하부 계면막을 포함하는 커패시터를 포함할 수 있다. 상기 하부 계면막은 NbTiON 그리고 상기 유전막의 금속 성분을 포함할 수 있다. 상기 하부 계면막 내의 네오븀(Nb)은 최대 5 at% 함량을 가질 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 메모리 소자는: 기판 상에 제공된 트랜지스터와 연결된 커패시터를 포함할 수 있다. 상기 커패시터는: 지지 패턴에 의해 지지되는 복수개의 하부전극들, 상기 지지 패턴은 인접하는 하부전극들의 측벽들과 연결되고; 상기 하부전극들 상에 제공된 상부전극; 상기 하부전극들과 상기 상부전극 사이에 제공된 유전막, 상기 유전막은 상기 하부전극들의 표면들을 따라 연장되고; 그리고 상기 하부전극들 각각과 상기 유전막 사이에 제공된 하부 계면막을 포함할 수 있다. 상기 하부 계면막은 MNbTiON을 포함할 수 있다. 상기 M은 하프늄(Hf), 지르코늄(Zr), 그리고 이의 조합 중 어느 하나일 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법은: 기판 상에 커패시터 하부전극을 형성하고; 상기 커패시터 하부전극 상에 하부 계면막을 형성하고; 상기 하부 계면막 상에 커패시터 유전막을 형성하고; 그리고 상기 커패시터 유전막 상에 커패시터 상부전극을 형성하는 것을 포함할 수 있다. 상기 하부 계면막은 네오븀(Nb), 타이타늄(Ti), 산소(O), 그리고 질소(N)의 조합을 포함할 수 있고, 그리고 상기 커패시터 유전막의 구성 성분들 중에서 금속 성분을 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법은: 지지 패턴에 의해 서로 연결된 복수개의 하부전극들이 형성된 기판을 제공하고; 상기 하부전극들 상에 하부 계면막을 형성하고, 상기 하부 계면막은 상기 하부전극들의 표면들 및 상기 지지 패턴의 표면을 따라 연속적으로 연장되고; 상기 지지 패턴의 상기 표면 상에 형성된 상기 하부 계면막을 제거하여, 상기 하부 계면막을 상기 하부전극들 상에 잔류시키고; 상기 하부 계면막 상에 상기 하부전극들 및 상기 지지 패턴을 따라 연속적으로 연장된 유전막을 형성하고; 그리고 상기 유전막 상에 상기 하부전극들을 덮는 상부전극을 형성하는 것을 포함할 수 있다. 상기 하부 계면막은 NbTiON 그리고 상기 유전막의 금속 성분을 포함할 수 있다. 상기 하부 계면막 내의 네오븀(Nb)은 최대 5 at%의 함량을 가질 수 있다.
본 발명에 의하면, 커패시터 하부전극과 커패시터 유전막 사이의 계면막이 NbTiON을 포함할 수 있고, 그리고 커패시터 유전막의 금속 성분을 더 포함할 수 있다. 이에 따라, 정전용량의 최소값이 증가되어 충분한 정전용량을 확보할 수 있고, 결국 반도체 메모리 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1a를 본 발명의 실시예들에 따른 커패시터를 도시한 단면도이다.
도 1b는 본 발명의 실시예들에 따른 커패시터를 도시한 단면도이다.
도 1c는 본 발명의 실시예들에 따른 커패시터의 정전용량을 도시한 그래프이다.
도 1d를 본 발명의 실시예들에 따른 커패시터의 정전용량을 도시한 그래프이다.
도 2a는 본 발명의 실시예들에 따른 커패시터를 포함하는 반도체 메모리 소자를 도시한 평면도이다.
도 2b는 본 발명의 실시예들에 따른 커패시터를 포함하는 반도체 메모리 소자를 도시한 것으로서, 도 2a의 선 A1-A2 및 B1-B2를 절개한 단면도이다.
도 2c는 본 발명의 실시예들에 따른 커패시터를 포함하는 반도체 메모리 소자를 도시한 것으로서, 도 2a의 선 A1-A2 및 B1-B2를 절개한 단면도이다.
도 3a 내지 3t는 본 발명의 실시예들에 따른 커패시터를 포함하는 반도체 메모리 소자의 제조 방법을 도시한 것으로서, 도 2a의 선 A1-A2 및 B1-B2를 절개한 단면도들이다.
이하, 본 발명에 따른 반도체 메모리 소자 및 그의 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 1a를 본 발명의 실시예들에 따른 커패시터를 도시한 단면도이다. 도 1b는 본 발명의 실시예들에 따른 커패시터를 도시한 단면도이다.
도 1a를 참조하면, 커패시터(1)는 하부전극(10), 하부전극(10) 상의 유전막(30), 유전막(30)을 사이에 두고 하부전극(10)에 대향하는 상부전극(50), 그리고 하부전극(10)과 유전막(30) 사이의 계면막(20)을 포함할 수 있다.
하부전극(10)과 상부전극(50)은 각각 독립적으로 불순물이 도핑된 폴리실리콘막, 불순물이 도핑된 실리콘-게르마늄막, 타이타늄질화막이나 하프늄질화막과 같은 금속질화막, 그리고 텅스텐, 구리 및 알루미늄과 같은 금속을 포함하는 금속막 중에서 적어도 하나를 포함할 수 있다.
유전막(30)은 하프늄(Hf), 네오븀(Nb), 타이타늄(Ti), 탄탈륨(Ta), 지르코늄(Zr), 크롬(Cr), 코발트(Co), 이리듐(Ir), 몰리브덴(Mo), 오스뮴(Os), 레늄(Ra), 로듐(Rh), 루테늄(Ru), 텅스텐(W), 바나듐(V), 또는 이의 조합의 산화막을 포함할 수 있다.
계면막(20)은 네오븀(Nb), 타이타늄(Ti), 산소(O), 그리고 질소(N)를 포함할 수 있고, 유전막(30)의 구성 성분들 중 적어도 어느 하나, 가령 금속 성분을 더 포함할 수 있다. 또는, 계면막(20)은 네오븀(Nb), 타이타늄(Ti), 산소(O), 그리고 질소(N)의 조합을 포함할 수 있고, 그리고 유전막(30)의 구성 성분들과 다른 물질, 가령 하프늄(Hf), 타이타늄(Ti), 탄탈륨(Ta), 지르코늄(Zr), 크롬(Cr), 코발트(Co), 이리듐(Ir), 몰리브덴(Mo), 오스뮴(Os), 레늄(Ra), 로듐(Rh), 루테늄(Ru), 텅스텐(W), 바나듐(V), 또는 이의 조합을 더 포함할 수 있다. 계면막(20)은 반도체 성질을 가질 수 있다.
일 실시예에 있어서, 유전막(30)이 지르코늄 산화물(예: ZrOx)을 포함하는 경우, 계면막(20)은 네오븀(Nb), 타이타늄(Ti), 산소(O), 질소(N), 그리고 지르코늄(Zr)의 조합을 포함할 수 있다. 이와 다르게, 유전막(30)이 하프늄 산화물(예: HfOx)을 포함하는 경우, 계면막(20)은 네오븀(Nb), 타이타늄(Ti), 산소(O), 질소(N), 그리고 하프늄(Hf)의 조합을 포함할 수 있다.
이처럼, 유전막(30)이 MOx을 포함하는 경우, 계면막은 MNbTiON을 포함할 수 있다. 여기서, M은 지르코늄(Zr)이나 하프늄(Hf)과 같은 금속 성분일 수 있다. 지르코늄(Zr)이나 하프늄(Hf) 이외에, M은 타이타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 코발트(Co), 이리듐(Ir), 몰리브덴(Mo), 오스뮴(Os), 레늄(Ra), 로듐(Rh), 루테늄(Ru), 텅스텐(W), 바나듐(V), 또는 이의 조합을 포함할 수 있다.
다른 실시예에 있어서, 유전막(30)이 타이타늄 산화물(예: TiOx)을 포함하는 경우, 계면막(20)은 네오븀(Nb), 타이타늄(Ti), 산소(O), 및 질소(N)의 조합을 포함할 수 있고, 그리고 하프늄(Hf), 탄탈륨(Ta), 지르코늄(Zr), 크롬(Cr), 코발트(Co), 이리듐(Ir), 몰리브덴(Mo), 오스뮴(Os), 레늄(Ra), 로듐(Rh), 루테늄(Ru), 텅스텐(W), 바나듐(V), 또는 이의 조합을 더 포함할 수 있다.
일례로, 유전막(30)이 타이타늄 산화물(예: TiOx)을 포함하는 경우, 계면막(20)은 ZrNbTiON 또는 HfNbTiON을 포함할 수 있다. ZrNbTiON 또는 HfNbTiON 중에서, 네오븀(Nb)은 5 at% 혹은 그 이하의 함량을 가질 수 있다. 가령, 네오븀(Nb)은 2 at% 내지 3 at%일 수 있다. 네오븀(Nb)의 상기 함량은 계면막(20)이 ZrNbTiON 또는 HfNbTiON인 경우에 한정되지 않는다. 예컨대, 계면막(20)이 MNbTiON(여기서, M은 금속)을 포함하는 경우, 네오븀(Nb)은 5 at% 이하, 좁게는 2 at% 내지 3 at% 함량을 가질 수 있다.
다른 실시예에 있어서, 유전막(30)이 지르코늄 산화물(예: ZrOx), 하프늄 산화물(예: HfOx), 타이타늄 산화물(예: TiOx), 혹은 이의 조합을 포함하는 경우, 계면막(20)은 ZrNbTiON, HfNbTiON, 혹은 이의 조합을 포함할 수 있다.
계면막(20)은 이하에서 설명한 바와 같이 형성될 수 있다. 이하의 형성 방법은 단지 일례이지 본 발명을 이에 한정하려는 것은 전혀 아니다.
일 실시예에 있어서, 금속을 증착하여 형성된 하부전극(10) 상에 계면막(20)과 유전막(30)을 차례로 증착할 수 있다. 계면막(20)은 NbTiON으로 구성될 수 있다. 네오븀(Nb)은 5 at% 이하, 좁게는 2 at% 내지 3 at% 함량을 가질 수 있다. 계면막(20)의 형성시, 계면막(20)이 하부전극(10)의 일부를 소모할 수 있다. 예컨대, 계면막(20)의 형성에 필요한 열에 의한 확산으로 말미암아 계면막(20)이 하부전극(10) 내로 확장될 수 있다.
유전막(30)은 지르코늄 산화물(예: ZrOx) 혹은 하프늄 산화물(예: HfOx)을 증착하여 형성할 수 있다. 유전막(30)의 형성시, 유전막(30)의 구성 성분들 중에서 적어도 어느 하나, 가령 하프늄(Hf) 혹은 지르코늄(Zr)이 계면막(20)으로 확산 내지 이동할 수 있다. 따라서, 계면막(20)은 NbTiON 이외에 유전막(30)의 금속 성분, 가령 지르코늄(Zr) 혹은 하프늄(Hf)을 더 포함할 수 있다. 예컨대, 계면막(20)은 ZrNbTiON 또는 HfNbTiON으로 구성될 수 있다.
유전막(30) 상에 금속을 증착하여 상부전극(50)을 형성할 수 있다. 이로써, 유전막(30)을 사이에 두고 서로 대향하는 하부전극(10)과 상부전극(50), 그리고 하부전극(10)과 유전막(30) 사이의 계면막(20)을 포함하는 커패시터(1)를 형성할 수 있다. 하부전극(10), 계면막(20), 유전막(30), 및 상부전극(50)은 화학기상증착(CVD), 물리기상증착(PVD), 혹은 원자층증착(ALD)과 같은 증착 공정으로 형성할 수 있다.
다른 실시예에 있어서, 하부전극(10) 상에 ZrNbTiON 또는 HfNbTiON으로 구성된 계면막(20)을 증착할 수 있다. 네오븀(Nb)은 5 at% 이하, 좁게는 2 at% 내지 3 at% 함량을 가질 수 있다. 이미 언급한 바와 같이, 계면막(20)이 하부전극(10) 내로 확장될 수 있다. 계면막(20) 상에 유전막(30)과 상부전극(50)을 차례로 증착하여 커패시터(1)를 형성할 수 있다. 유전막(30)은 하프늄(Hf), 네오븀(Nb), 타이타늄(Ti), 탄탈륨(Ta), 지르코늄(Zr), 크롬(Cr), 코발트(Co), 이리듐(Ir), 몰리브덴(Mo), 오스뮴(Os), 레늄(Ra), 로듐(Rh), 루테늄(Ru), 텅스텐(W), 바나듐(V), 또는 이의 조합의 산화막을 포함할 수 있다.
도 1b를 참조하면, 커패시터(1)는 하부전극(10)과 유전막(30) 사이의 계면막(20: 이하, 하부 계면막) 이외에 유전막(30)과 상부전극(50) 사이의 계면막(40: 이하, 상부 계면막)을 더 포함할 수 있다. 예컨대, 유전막(30) 상에 상부 계면막(40)과 상부전극(50)을 차례로 증착하여, 유전막(30)을 사이에 두고 거울 이미지를 갖는 커패시터(1)를 형성할 수 있다. 상부 계면막(40)은 하부 계면막(20)과 동일하거나 유사한 구성을 가질 수 있다. 예컨대, 상부 계면막(40)은 ZrNbTiON 또는 HfNbTiON을 포함할 수 있고, 반도체 성질을 가질 수 있다. 네오븀(Nb)은 5 at% 이하, 좁게는 2 at% 내지 3 at% 함량을 가질 수 있다.
상부 계면막(40)은 하부 계면막(20)과 동일한 구성 성분을 갖거나 혹은 상이한 구성 성분을 포함할 수 있다. 가령, 하부 및 상부 계면막들(20, 40) 각각은 ZrNbTiON 또는 HfNbTiON을 포함할 수 있다. 혹은, 하부 및 상부 계면막들(20, 40) 중에서 어느 하나는 ZrNbTiON을 포함할 수 있고, 그리고 하부 및 상부 계면막들(20, 40) 중에서 다른 하나는 HfNbTiON을 포함할 수 있다.
본 실시예들과 다르게, 하부전극 상에 유전막과 상부전극을 증착하여 커패시터를 형성하는 경우, 하부전극과 유전막 사이에 자연산화막이 형성될 수 있다. 가령, 타이타늄산화물(예: TiOx)과 같은 자연산화막은 반도체 특성을 가지고 있을 수 있어 커패시터에 전압 인가시 자연산화막 내에 공핍층이 발생할 수 있고, 이로 인해 정전용량의 손실이 생길 수 있다. 정전용량의 손실은 커패시터에 논리 1을 저장할 때와 논리 0을 저장할 때의 정전용량 차이를 발생시킬 수 있다. 정전용량의 차이가 심해질수록 정전용량의 최대값과 최소값 차이가 더욱 커질 수 있고, 이러한 정전용량의 차이로 인해 논리 1과 논리 0의 구별이 불분명해질 수 있다.
그러나, 본 실시예들에 따르면, 하부전극(10)과 유전막(30) 사이에 가령 타이타늄산화물(예: TiOx)에 비해 에너지 밴드갭이 비교적 큰 ZrNbTiON 또는 HfNbTiON을 포함하는 계면막(20)을 형성하므로써 정전용량의 최대값과 최소값 차이를 현저하게 줄일 수 있고, 이에 대해선 이하에서 도 1c 및 1d를 참조하여 후술한다.
도 1c는 본 발명의 실시예들에 따른 커패시터의 정전용량을 도시한 그래프이다. 도 1d를 본 발명의 실시예들에 따른 커패시터의 정전용량을 도시한 그래프이다.
도 1c를 도 1a와 같이 참조하면, 점선은 하부전극(10)과 유전막(30) 사이에 계면막(20)이 없거나 자연산화막이 있는 제1 케이스(CASE1)에서의 정전용량을 나타낼 수 있고, 실선은 하부전극(10)과 유전막(30) 사이에 HfNbTiON으로 구성된 계면막(20)가 제공된 제2 케이스(CASE2)에서의 정전용량을 나타낼 수 있다.
커패시터(1)에 상부전극(50)으로부터 하부전극(10)을 향해 전류 흐름이 발생되도록 가령 양의 바이어스(positive bias)를 인가하여 커패시터(1)에 논리 0을 저장할 때, 제1 및 제2 케이스들(CASE1, CASE2) 모두 약 100%의 정전용량을 가질 수 있다. 이와 달리, 커패시터(1)에 하부전극(10)으로부터 상부전극(50)을 향해 전류 흐름이 발생되도록 가령 음의 바이어스(negative bias)를 인가하여 커패시터(1)에 논리 1을 저장할 때, 제1 케이스(CASE1)는 약 85% 미만의 정전용량을 가질 수 있는 반면에 제2 케이스(CASE2)는 약 91% 혹은 그 이상의 정전용량을 가질 수 있다.
결론적으로, 도 1c의 그래프로부터, 제2 케이스(CASE2)는 제1 케이스(CASE1)에 비해 정전용량의 최소값이 약 6% 이상 증가했음을 확인할 수 있다.
도 1d를 도 1a와 같이 참조하면, 점선은 상기 제1 케이스(CASE1)에서의 정전용량을 나타낼 수 있고, 실선은 하부전극(10)과 유전막(30) 사이에 HfNbTiON으로 구성된 계면막(20)가 제공된 제3 케이스(CASE3)에서의 정전용량을 나타낼 수 있다.
가령 커패시터(1)에 양의 바이어스(positive bias)를 인가하면, 제1 및 제3 케이스들(CASE1, CASE3) 모두 약 100%의 정전용량을 가질 수 있다. 이와 달리, 커패시터(1)에 가령 음의 바이어스(negative bias)를 인가하면, 제1 케이스(CASE1)는 약 84% 미만의 정전용량을 가질 수 있는 반면에 제3 케이스(CASE3)는 약 90% 혹은 그 이상의 정전용량을 가질 수 있다.
결론적으로, 도 1d의 그래프로부터, 제3 케이스(CASE3)는 제1 케이스(CASE1)에 비해 정전용량의 최소값이 약 6% 이상 증가했음을 확인할 수 있다.
도 2a는 본 발명의 실시예들에 따른 커패시터를 포함하는 반도체 메모리 소자를 도시한 평면도이다. 도 2b는 본 발명의 실시예들에 따른 커패시터를 포함하는 반도체 메모리 소자를 도시한 것으로서, 도 2a의 선 A1-A2 및 B1-B2를 절개한 단면도이다. 도 2c는 본 발명의 실시예들에 따른 커패시터를 포함하는 반도체 메모리 소자를 도시한 것으로서, 도 2a의 선 A1-A2 및 B1-B2를 절개한 단면도이다.
도 2a 및 도 2b를 참조하면, 기판(301)에 소자분리 패턴(302)이 배치되어 활성부들(ACT)을 정의할 수 있다. 기판(301)은 반도체 기판일 수 있다. 활성부들(ACT) 각각은 고립된 형상을 가질 수 있다. 활성부들(ACT)은 각각 평면적으로 제3 방향(D3)으로 길쭉한 바(bar) 형태일 수 있다. 평면적 관점에서, 활성부들(ACT)은 소자분리 패턴(302)에 의해 둘러싸인 기판(301)의 일부분들에 해당할 수 있다. 기판(301)은 반도체 물질을 포함할 수 있다. 활성부들(ACT)은 제3 방향(D3)으로 서로 평행하도록 배열될 수 있고, 하나의 활성부(ACT)의 단부는 이에 이웃하는 다른 활성부(ACT)의 중심에 인접하도록 배열될 수 있다.
워드라인들(WL)이 활성부들(ACT)을 가로지를 수 있다. 워드라인들(WL)은 소자분리 패턴(302) 및 활성부들(ACT)에 형성된 그루브들(GR) 내에 각각 배치될 수 있다. 워드라인들(WL)은 제3 방향(D3)과 교차하는 제1 방향(D1)에 평행할 수 있다. 워드라인들(WL)은 도전 물질을 포함할 수 있다. 게이트 유전막(307)이 워드라인(WL)과 그루브(GR)의 내면 사이에 배치될 수 있다. 게이트 유전막(307)은 열 산화물, 실리콘 질화물, 실리콘 산화질화물, 및 고유전물 중에서 적어도 하나를 포함할 수 있다. 워드라인들(WL)의 하부면은 굴곡질 수 있다.
한 쌍의 워드라인들(WL) 사이의 각 활성부(ACT) 내에 제1 불순물 영역(312a)이 배치될 수 있고, 각 활성부(ACT)의 양 가장자리 영역들에 한 쌍의 제2 불순물 영역들(312b)이 배치될 수 있다. 제1 및 제2 불순물 영역들(312a, 312b)에는 예를 들면 N형의 불순물이 도핑될 수 있다. 제1 불순물 영역(312a)은 공통 드레인 영역에 해당될 수 있고, 제2 불순물 영역들(312b)은 소오스 영역에 해당될 수 있다. 각 워드라인(WL) 및 이에 인접한 제1 및 제2 불순물 영역들(312a, 312b)은 트랜지스터를 구성할 수 있다.
워드라인들(WL)의 상부면은 활성부들(ACT)의 상부면 보다 낮을 수 있다. 워드라인 캐핑 패턴(310)이 각 워드라인(WL) 상에 배치될 수 있다. 워드라인 캐핑 패턴들(310)은 워드라인들(WL)의 길이 방향을 따라 연장된 라인 형태를 가질 수 있고, 워드라인들(WL)의 상부면을 덮을 수 있다. 워드라인 캐핑 패턴(310)은 예를 들면 실리콘 질화막으로 형성될 수 있다.
기판(301) 상에는 층간 절연 패턴(305)이 배치될 수 있다. 층간 절연 패턴(305)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중에서 선택되는 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다. 층간 절연 패턴(305)은 평면상 서로 이격된 섬 형태로 형성될 수 있다. 층간 절연 패턴(305)은 인접하는 두 개의 활성부들(ACT)의 단부들을 동시에 덮을 수 있다.
기판(301), 소자분리 패턴(302) 및 워드라인 캐핑 패턴(310)의 상부들이 일부 리세스되어 형성된 제1 리세스 영역(R1)이 제공될 수 있다. 제1 리세스 영역(R1)은 평면상 그물망 형태를 가질 수 있다. 비트라인들(BL)이 층간 절연 패턴(305) 상에 배치될 수 있다. 비트라인들(BL)은 워드라인 캐핑 패턴들(310) 및 워드라인들(WL)을 가로지를 수 있다.
도 2a에 개시된 바와 같이, 비트라인들(BL)은 제1 및 제3 방향들(D1, D3)과 교차하는 제2 방향(D2)으로 연장할 수 있다. 비트라인들(BL)은 차례로 적층된 폴리실리콘 패턴(330), 오믹 패턴(331), 및 금속 함유 패턴(332)을 포함할 수 있다. 폴리실리콘 패턴(330)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다.
오믹 패턴(331)은 금속실리사이드를 포함할 수 있다. 금속 함유 패턴(332)은 금속(ex, 텅스텐, 티타늄, 탄탈륨 등) 및 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다. 비트라인들(BL) 상에는 각각 비트라인 캐핑 패턴들(337)이 배치될 수 있다. 비트라인 캐핑 패턴들(337)은 실리콘질화막과 같은 절연 물질을 포함할 수 있다.
비트라인(BL)과 교차하는 제1 리세스 영역(R1) 내에 비트라인 콘택(DC)이 배치될 수 있다. 비트라인 콘택(DC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 비트라인 콘택(DC)은 제1 불순물 영역(312a)과 전기적으로 접속될 수 있고, 제1 불순물 영역(312a)과 비트라인(BL)을 전기적으로 연결할 수 있다.
매립 절연 패턴(341)은 비트라인 콘택(DC)이 배치되지 않는 제1 리세스 영역(R1) 내에 배치될 수 있다. 매립 절연 패턴(341)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막을 포함하는 적어도 하나의 단일막 또는 다중망 구조를 가질 수 있다.
인접한 한 쌍의 비트라인들(BL) 사이에 도 2a에 도시된 것처럼 스토리지 노드 콘택들(BC)이 배치될 수 있다. 복수개의 스토리지 노드 콘택들(BC)은 서로 이격될 수 있다. 스토리지 노드 콘택들(BC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 스토리지 노드 콘택(BC)의 상부면은 오목할 수 있다.
비트라인(BL)과 스토리지 노드 콘택(BC) 사이에는 에어 갭(AG)에 의해 서로 이격된 제1 스페이서(321)와 제2 스페이서(325)를 포함하는 비트라인 스페이서가 배치될 수 있다. 제1 스페이서(321)는 비트라인(BL)의 측벽과 비트라인 캐핑 패턴(337)의 측벽을 덮을 수 있다. 제2 스페이서(325)는 스토리지 노드 콘택(BC)에 인접할 수 있다. 제1 스페이서(321)와 제2 스페이서(325)는 동일 물질을 포함할 수 있다. 예를 들면 제1 스페이서(321)와 제2 스페이서(325)는 실리콘 질화물을 포함할 수 있다.
제2 스페이서(325)의 하면은 제1 스페이서(321)의 하면 보다 낮을 수 있다. 제2 스페이서(325)의 상단의 높이는 제1 스페이서(321)의 상단의 높이보다 낮을 수 있다. 이로써 후술하는 랜딩 패드(LP)의 형성 마진이 늘어날 수 있고, 이에 따라 랜딩 패드(LP)와 스토리지 노드 콘택(BC) 간의 연결 불량을 방지할 수 있다. 제1 스페이서(321)는 연장되어 비트라인 콘택(DC)의 측벽, 그리고 제1 리세스 영역(R1)의 측벽과 바닥을 덮을 수 있다.
스토리지 노드 콘택(BC) 상에는 스토리지 노드 오믹층(309)이 배치될 수 있다. 스토리지 노드 오믹층(309)은 금속실리사이드를 포함할 수 있다. 스토리지 노드 오믹층(309), 제1 및 제2 스페이서들(321, 325), 비트라인 캐핑 패턴(337)은 확산 방지 패턴(311a)으로 덮일 수 있다. 확산 방지 패턴(311a)은 티타늄질화물, 탄탈륨 질화물과 같은 금속 질화물을 포함할 수 있다. 확산 방지 패턴(311a) 상에는 랜딩 패드(LP)가 배치될 수 있다. 랜딩 패드(LP)는 텅스텐과 같은 금속 함유 물질을 포함할 수 있다. 랜딩 패드(LP)의 상부는 비트라인 캐핑 패턴(337)의 상면을 덮을 수 있고, 스토리지 노드 콘택(BC)보다 넓은 폭을 가질 수 있다.
랜딩 패드(LP)의 중심은 도 2a에 도시된 것처럼 스토리지 노드 콘택(BC)의 중심으로부터 제1 방향(D1)으로 쉬프트(shift)될 수 있다. 비트라인(BL)의 일부는 랜딩 패드(LP)와 수직적으로 중첩될 수 있다. 비트라인 캐핑 패턴(337)의 일 상부 측벽은 랜딩 패드(LP)와 중첩될 수 있고, 제3 스페이서(327)로 덮일 수 있다. 비트라인 캐핑 패턴(337)의 다른 상부 측벽에는 제 2 리세스 영역(R2)이 형성될 수 있다.
제1 캐핑 패턴(358a)이 이웃하는 랜딩 패드들(LP) 사이에 제공될 수 있다. 제1 캐핑 패턴(358a)은 라이너 형태를 가질 수 있고, 그 내부는 제2 캐핑 패턴(360a)으로 채워질 수 있다. 제1 및 제2 캐핑 패턴들(358a, 360a)은 각각 독립적으로 실리콘 질화막, 실리콘 산화막, 실리콘 산화질화막 또는 다공성 막을 포함할 수 있다. 제1 캐핑 패턴(358a)의 다공성은 제2 캐핑 패턴(360a)의 다공성 보다 클 수 있다.
제1 및 제2 스페이서들(321, 325) 사이의 에어 갭(AG)은 랜딩 패드들(LP) 사이로 연장될 수 있다. 에어 갭(AG)에 의해 제1 캐핑 패턴(358a)의 하면이 노출될 수 있다. 에어 갭(AG)은 확산 방지 패턴(311a) 쪽으로 연장될 수 있다. 예컨대, 랜딩 패드(LP)와 비트라인 캐핑 패턴(337) 사이에서 확산 방지 패턴(311a)이 리세스될 수 있다.
랜딩 패드들(LP) 상에는 각각 하부전극들(BE)이 배치될 수 있다. 하부전극(BE)은 불순물이 도핑된 폴리실리콘막, 티타늄질화막과 같은 금속 질화막, 및 텅스텐, 알루미늄 및 구리와 같은 금속막 중 적어도 하나를 포함할 수 있다. 하부전극(BE)은 원기둥 형태이거나 또는 속이 빈 실린더나 컵 형태를 가질 수 있다. 이웃하는 하부전극들(BE) 사이에 하부전극들(BE)을 지지하는 지지 패턴(374a)이 제공될 수 있다. 지지 패턴(374a)은 실리콘 질화물, 실리콘 산화물, 실리콘산화질화물과 같은 절연물질을 포함할 수 있다.
하부전극들(BE) 사이에서, 제1 및 제2 캐핑 패턴들(358a, 360a)들은 식각 저지막(370)으로 덮일 수 있다. 식각 저지막(370)은 예를 들면 실리콘 질화물, 실리콘 산화물, 실리콘산화질화물과 같은 절연물질을 포함할 수 있다. 하부전극(BE), 지지 패턴(374a), 및 식각 저지막(370) 각각의 표면은 유전막(DL)으로 덮일 수 있다. 유전막(DL)은 상부전극(TE)으로 덮일 수 있다. 유전막(DL)과 하부전극(BE) 사이에 계면막(IFb)이 제공될 수 있다. 상부전극(TE)은 불순물이 도핑된 폴리실리콘막, 불순물이 도핑된 실리콘-게르마늄막, 티타늄질화막과 같은 금속 질화막, 및 텅스텐, 알루미늄 및 구리와 같은 금속막 중 적어도 하나를 포함할 수 있다.
하부전극(BE), 계면막(IFb), 유전막(DL), 및 상부전극(TE)은 커패시터(CAP)를 구성할 수 있다. 이로써, 커패시터(CAP)를 포함하는 반도체 메모리 소자(1000)가 제공될 수 있다.
하부전극(BE), 계면막(IFb), 유전막(DL), 및 상부전극(TE)은 도 1a의 하부전극(10), 계면막(20), 유전막(30), 및 상부전극(50)에 각각 상당할 수 있다. 도 1a의 계면막(20)에 대한 설명은 계면막(IFb)에 동일하거나 유사하게 적용될 수 있다. 일례로, 계면막(IFb)은 네오븀(Nb), 타이타늄(Ti), 산소(O), 그리고 질소(N)를 포함할 수 있고, 그리고 가령 지르코늄(Zr) 혹은 하프늄(Hf)과 같은 금속 성분을 더 포함할 수 있다. 지르코늄(Zr) 혹은 하프늄(Hf)과 같은 금속 성분은 유전막(DL)의 구성 성분일 수 있다. 커패시터(CAP)가 계면막(IFb)을 포함하므로써, 도 1c 혹은 1d에서 전술한 것처럼 정전용량의 최소값이 증가할 수 있다.
다른 예로, 도 2c에서처럼, 상부전극(TE)과 유전막(DL) 사이에 계면막(IFt)이 더 제공될 수 있다. 계면막(IFt)은 도 1b의 계면막(40)에 상당할 수 있다. 도 1b의 계면막(40)에 대한 설명은 계면막(IFt)에 동일하거나 유사하게 적용될 수 있다.
도 3a 내지 3t는 본 발명의 실시예들에 따른 커패시터를 포함하는 반도체 메모리 소자의 제조 방법을 도시한 것으로서, 도 2a의 선 A1-A2 및 B1-B2를 절개한 단면도들이다.
도 3a를 참조하면, 기판(301)에 소자분리 패턴(302)을 형성하여, 활성부들(ACT)을 정의할 수 있다. 가령, 기판(301)에 트렌치(TR)를 형성할 수 있으며, 트렌치(TR)를 절연물로 채워 소자분리 패턴(302)을 형성할 수 있다. 활성부들(ACT) 및 소자분리 패턴(302)을 식각하여, 그루브들(GR)을 형성할 수 있다. 그루브들(GR)의 각각의 바닥면은 굴곡질 수 있다.
그루브들(GR) 안에 각각 워드라인들(WL)을 형성할 수 있다. 한 쌍의 워드라인들(WL)이 활성부들(ACT)를 가로지를 수 있다. 워드라인들(WL)을 형성하기 이전에, 게이트 유전막(307)을 그루브들(GR) 각각의 내면 상에 형성할 수 있다. 게이트 유전막(307)은 열산화 공정, 화학기상 증착 공정 및/또는 원자층 증착 공정으로 형성될 수 있다. 기판(301) 상에 도전막을 적층하여 그루브들(GR)을 채우고 에치백 혹은 화학기계적 연마 공정을 진행하여 그루브들(GR) 내에 워드라인들(WL)을 형성할 수 있다. 워드라인들(WL)의 상면들은 활성부들(ACT)의 상면들 보다 낮도록 리세스될 수 있다. 기판(301) 상에 예를 들면 실리콘 질화막과 같은 절연막을 형성하여 그루브들(GR)을 채우고 평탄화하여 워드라인들(WL) 상에 각각 워드라인 캐핑 패턴들(310)을 형성할 수 있다.
워드라인 캐핑 패턴들(310)과 소자분리 패턴(302)을 마스크로 사용하여 활성부들(ACT)에 불순물들을 주입할 수 있다. 이에 따라, 활성부들(ACT) 내에 제1 및 제2 불순물 영역들(312a, 312b)을 형성할 수 있다. 제1 및 제2 불순물 영역들(312a, 312b)은 기판(301)과 다른 도전형을 가질 수 있다. 가령, 기판(301)이 P형 도전형을 갖는 경우, 제1 및 제2 불순물 영역들(312a, 312b) 각각은 N형 도전형을 가질 수 있다.
도 3b를 참조하면, 기판(301) 상에 층간 절연 패턴(305)과 폴리실리콘 마스크 패턴(330a)을 형성할 수 있다. 가령, 기판(301) 상에 절연막과 제1 폴리실리콘막을 차례대로 형성할 수 있다. 제1 폴리실리콘막을 패터닝하여 폴리실리콘 마스크 패턴(330a)을 형성할 수 있다. 폴리실리콘 마스크 패턴(330a)을 식각 마스크로 이용하여 절연막, 소자분리 패턴(302), 기판(301) 및 워드라인 캐핑 패턴들(310)을 식각하여 제1 리세스 영역(R1)과 층간 절연 패턴(305)을 형성할 수 있다. 층간 절연 패턴(305)은 복수개의 서로 이격된 섬 형태를 가질 수 있다. 제1 리세스 영역들(R1)은 평면적으로 그물망 형태를 가질 수 있다. 제1 리세스 영역들(R1)은 제1 불순물 영역들(312a)을 노출할 수 있다.
도 3c를 참조하면, 기판(301) 상에 제2 폴리실리콘막(329)을 형성하여 제1 리세스 영역(R1)을 채울 수 있다. 그리고 제2 폴리실리콘막(329)에 대해 평탄화 공정을 진행하여, 폴리실리콘 마스크 패턴(330a) 상의 제2 폴리실리콘막(329)을 제거하고 폴리실리콘 마스크 패턴(330a)을 노출할 수 있다.
폴리실리콘 마스크 패턴(330a)과 제2 폴리실리콘막(329) 상에 오믹층(331a), 금속 함유막(332a)과 캐핑막(337a)을 차례로 형성할 수 있다. 오믹층(331a)은 코발트 실리사이드와 같은 금속 실리사이드로 형성될 수 있다. 오믹층(331a)은 폴리실리콘 마스크 패턴(330a)과 제2 폴리실리콘막(329) 상에 금속막을 증착한 후 열처리 공정을 진행하여 형성할 수 있다. 상기 열처리 공정은 금속막을 폴리실리콘 마스크 패턴(330a) 및 제2 폴리실리콘막(329)과 반응시켜 금속 실리사이드를 형성할 수 있다. 미반응된 금속막은 제거될 수 있다.
캐핑막(337a) 상에 후술하는 비트라인(BL)의 평면 형태를 한정하는 제1 마스크 패턴들(339)을 형성할 수 있다. 제1 마스크 패턴들(339)은 도 2a에 도시된 제2 방향(D2)으로 연장될 수 있다.
도 3d를 참조하면, 제1 마스크 패턴들(339)을 식각 마스크로 이용하는 식각 공정을 진행하여 캐핑막(337a), 금속 함유막(332a), 오믹층(331a), 폴리실리콘 마스크 패턴(330a), 및 제2 폴리실리콘막(329)을 차례대로 식각하여 비트라인(BL)과 비트라인 콘택(DC) 및 비트라인 캐핑 패턴(337)을 형성할 수 있다. 비트라인(BL)은 폴리실리콘 패턴(330), 오믹 패턴(331)과, 금속 함유 패턴(332)을 포함할 수 있다. 상기 식각 공정은 층간 절연 패턴(305)의 상면과 제1 리세스 영역(R1)의 내측벽 및 바닥면을 일부 노출시킬 수 있다. 비트라인(BL) 및 비트라인 콘택(DC)의 형성 이후에 제1 마스크 패턴들(339)을 제거할 수 있다.
도 3e를 참조하면, 기판(301) 상에 제1 스페이서막을 콘포말하게 형성할 수 있다. 제1 스페이서막은 제1 리세스 영역(R1)의 바닥면과 내측벽을 콘포말하게 덮을 수 있다. 제1 스페이서막은 예를 들면 실리콘 질화막일 수 있다. 기판(301) 상에 예를 들면 실리콘 질화막과 같은 절연막을 적층하여 제1 리세스 영역(R1)을 채운 후 이방성 식각하여 제1 리세스 영역(R1) 안에 매립 절연 패턴(341)을 남길 수 있다. 이때 이방성 식각 공정에 의해 제1 스페이서막도 식각되어 제1 스페이서(321)가 형성될 수 있다.
기판(301) 상에 희생 스페이서막을 콘포말하게 형성한 후 이방성 식각 공정을 진행하여 제1 스페이서(321)의 측벽을 덮는 희생 스페이서(323)를 형성할 수 있다. 희생 스페이서(323)는 제1 스페이서(321)와 식각 선택비를 가지는 물질을 가질 수 있다. 희생 스페이서(323)는 예를 들면 실리콘산화막으로 형성될 수 있다.
희생 스페이서(323)의 측벽을 덮는 제2 스페이서(325)를 형성할 수 있다. 제2 스페이서(325)는 예를 들면 실리콘 질화막으로 형성될 수 있다. 희생 스페이서(323)의 형성 이후에 혹은 제2 스페이서(325)의 형성 이후에, 제2 불순물 영역(312b)을 노출할 수 있다.
도 3f를 참조하면, 기판(301) 상에 폴리실리콘막을 적층하여 비트라인(BL) 사이의 공간을 채우고 식각하여 예비 스토리지 노드 콘택(350)을 형성할 수 있고, 그리고 제1 스페이서(321), 희생 스페이서(323) 및 제2 스페이서(325)의 상부를 노출시킬 수 있다. 희생 스페이서(323)와 제2 스페이서(325)의 상부들을 제거하여 희생 스페이서(323)와 제2 스페이서(325)의 상단들의 높이가 예비 스토리지 노드 콘택(350)의 상면의 높이와 동일하거나 유사하게 만들 수 있다. 이에 의해 제1 스페이서(321)의 상부가 노출될 수 있다.
이러한 공정으로 후술하는 랜딩 패드(LP)를 형성할 때 공정 마진을 증가시킬 수 있다. 희생 스페이서(323)와 제2 스페이서(325)의 상부를 제거할 때, 제1 스페이서(321)의 상부도 일부 제거되어 제1 스페이서(321)의 폭이 얇아질 수 있다.
도 3g를 참조하면, 기판(301) 상에 제3 스페이서막을 콘포말하게 형성하고 이방성 식각하여 제1 스페이서(321)의 노출된 상부의 측벽을 덮는 제3 스페이서(327)를 형성할 수 있다. 제3 스페이서(327)는 희생 스페이서(323)의 노출된 상단을 덮을 수 있다. 예비 스토리지 노드 콘택(350)을 식각하여 제2 스페이서(325)의 상부를 노출시키는 동시에 스토리지 노드 콘택(BC)을 형성할 수 있다. 제3 스페이서(327)는 손상된 제1 스페이서(321)의 상부를 보강하고 희생 스페이서(323)를 덮어 스토리지 노드 콘택(BC)을 식각하는 공정의 에천트와 후속 세정 공정의 세정액이 비트라인(BL) 쪽으로 침투하는 것을 막을 수 있다. 이로써 비트라인(BL)의 손상을 방지할 수 있다.
스토리지 노드 콘택(BC) 상에 오믹층(309)을 형성할 수 있고, 기판(301) 상에 확산 방지막(311)을 콘포말하게 형성할 수 있다. 기판(301) 상에 랜딩 패드막(352)을 형성하여 비트라인 캐핑 패턴들(337) 사이의 공간을 채울 수 있다. 랜딩 패드막(352)은 예를 들면 텅스텐막일 수 있다. 랜딩 패드막(352) 상에 제2 마스크 패턴들(340)을 형성할 수 있다. 제2 마스크 패턴들(340)은 예를 들면 비정질 탄소막(ACL)으로 형성될 수 있다. 제2 마스크 패턴들(340)은 후술하는 랜딩 패드(LP)의 위치를 한정할 수 있다. 제2 마스크 패턴들(340)은 스토리지 노드 콘택들(BC)와 수직적으로 중첩되도록 형성될 수 있다.
도 3h를 참조하면, 제2 마스크 패턴들(340)을 식각 마스크로 이용하는 이방성 식각 공정을 진행하여 랜딩 패드막(352)의 일부를 제거할 수 있다. 이에 따라, 랜딩 패드들(LP)이 형성될 수 있고, 확산 방지막(311)을 노출시키는 개구부들(354)이 형성될 수 있다.
도 3i를 참조하면, 등방성 식각 공정을 진행하여 개구부들(354)에 노출된 확산 방지막(311)을 패터닝하여 서로 분리된 확산 방지 패턴들(311a)을 형성하는 동시에 비트라인 캐핑 패턴들(337)의 상부면들의 일부들과 제3 스페이서들(327)을 노출시킬 수 있다. 등방성 식각 공정의 진행 정도에 따라 확산 방지 패턴들(311a)이 과식각됨에 따라 랜딩 패드(LP)의 하면이 일부 노출될 수 있다.
도 3j를 참조하면, 이방성 식각 공정을 진행하여 개구부들(354)에 노출된 비트라인 캐핑 패턴들(337)의 일부들과 제3 스페이서들(327)을 제거하여 희생 스페이서들(323)을 노출시킬 수 있다. 이 겨우, 비트라인 캐핑 패턴(337) 상에는 제2 리세스 영역(R2)이 형성될 수 있다. 이후, 제2 마스크 패턴들(340)을 제거할 수 있다.
도 3k를 참조하면, 등방성 식각 공정을 진행하여 희생 스페이서(323)를 제거하여 제1 스페이서(321)와 제2 스페이서(325) 사이에 에어 갭(AG)을 형성할 수 있다. 그런다음, 개구부들(354)과 제2 리세스 영역들(R2)을 채우는 열분해막(356)을 형성할 수 있다. 열분해막(356)은 랜딩 패드들(LP) 상에도 형성될 수 있다. 열분해막(356)은 에어 갭(AG)의 상부를 폐쇄할 수 있다.
도 3l을 참조하면, 제1 열처리 공정을 진행하여 열분해막(356)의 상부를 열적으로 분해하여 제거할 수 있다. 열분해막(356)의 일부 제거로 인해 랜딩 패드들(LP)의 상면들과 상부 측벽들이 노출될 수 있고, 서로 이격된 열분해 패턴들(356a)이 형성될 수 있다. 열분해 패턴들(356a)과 랜딩 패드들(LP) 상에 제1 캐핑막(358)을 콘포말하게 형성할 수 있다.
도 3m을 참조하면, 제2 열처리 공정을 진행하여 열분해 패턴들(356a)을 열적으로 분해할 수 있다. 열분해된 열분해 패턴들(356a)은 제1 캐핑막(358)을 통해 아웃개싱(Out-gassing)되어 제거될 수 있다. 이로써, 에어 갭(AG)은 제1 스페이서(321)와 제2 스페이서(325) 사이로부터 랜딩 패드들(LP) 사이로 확장될 수 있다. 그리고 제1 캐핑막(358) 상에 제2 캐핑막(360)을 형성할 수 있다.
도 3n을 참조하면, 에치백 공정이나 화학기계적 연마 공정을 진행하여 제1 캐핑막(358)과 제2 캐핑막(360)을 평탄화하여 랜딩 패드들(LP) 사이에 한정된 제1 캐핑 패턴(358a)과 제2 캐핑 패턴(360a)을 형성할 수 있다. 상기 평탄화에 의해 랜딩 패드들(LP) 상의 제1 캐핑막(358) 및 제2 캐핑막(360)이 제거되어 랜딩 패드들(LP)이 노출될 수 있다.
랜딩 패드들(LP), 제1 캐핑 패턴(358a) 및 제2 캐핑 패턴(360a) 상에 식각 저지막(370)을 형성할 수 있다. 식각 저지막(370) 상에 제1 몰드막(372), 지지막(374) 및 제2 몰드막(376)을 형성할 수 있다. 식각 저지막(370)과 지지막(374)은 예를 들면 실리콘 질화막으로 형성될 수 있다. 제1 몰드막(372)과 제2 몰드막(376)은 지지막(374)과 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 제1 몰드막(372)과 제2 몰드막(376)은 예를 들면 실리콘 산화막으로 형성될 수 있다.
도 3o를 참조하면, 제2 몰드막(376), 지지막(374), 제1 몰드막(372), 및 식각 저지막(370)을 차례대로 패터닝하여 랜딩 패드(LP)를 노출시키는 전극홀(EH)을 형성할 수 있다. 도전막을 적층하여 전극홀(EH)을 채우고 에치백 공정 또는 화학기계적 연마 공정을 진행하여 제2 몰드막(376) 상의 도전막을 제거하고 전극홀(EH) 안에 하부전극(BE)을 형성할 수 있다. 제2 몰드막(376) 상에 제3 마스크 패턴(378)을 형성할 수 있다. 제3 마스크 패턴(378)은 복수개의 개구부(378h)들을 가질 수 있다. 개구부(378h)에 의해 인접하는 하부전극들(BE)의 상면들 및 하부전극들(BE) 사이의 제2 몰드막(376)이 노출될 수 있다.
도 3p를 참조하면, 제3 마스크 패턴(378)을 식각 마스크로 이용하는 이방성 식각 공정을 진행하여 개구부(378h)에 노출된 제2 몰드막(376)과 그 아래의 지지막(374)을 제거할 수 있다. 이에 따라, 지지 패턴(374a)이 형성될 수 있고, 개구부(378h) 아래의 제1 몰드막(372)이 노출될 수 있다.
도 3q를 참조하면, 제3 마스크 패턴(378)을 제거하여 제2 몰드막(376)을 노출시킬 수 있다. 등방성 식각 공정을 진행하여 제1 몰드막(372)과 제2 몰드막(376)을 모두 제거하여 하부전극(BE), 지지 패턴(374a), 및 식각 저지막(370)의 표면들을 노출시킬 수 있다.
도 3r을 참조하면, 계면막(IFb)이 하부전극(BE)의 노출된 표면 상에 형성될 수 있다. 이 경우, 계면막(IFb)은 지지 패턴(374a)과 식각 저지막(370)의 노출된 표면들 상에도 형성될 수 있다. 계면막(IFb) 형성시 계면막(IFb)을 구성하는 성분이 하부전극(BE)으로 확산할 수 있다. 이에 따라, 하부전극(BE)의 일부가 계면막(IFb)으로 변환될 수 있다.
다른 예로, 증착 조건의 조절로써 계면막(IFb)은 하부전극(BE) 상에서 비교적 빠른 속도로 증착될 수 있고, 지지 패턴(374a)과 식각 저지막(370) 상에선 비교적 느린 속도로 증착될 수 있다. 이처럼 확산 내지 증착 속도차에 의해, 계면막(IFb)은 불균일한 두께를 가질 수 있다. 일례로, 계면막(IFb)은 하부전극(BE) 상에선 제1 두께(T1)를 가질 수 있고, 지지 패턴(374a) 상에서 제1 두께(T1)보다 작은 제2 두께(T2)를 가질 수 있고, 그리고 식각 저지막(370) 상에선 제1 두께(T1)보다 작고 제2 두께(T2)와 동일하거나 유사한 제3 두께(T3)를 가질 수 있다.
계면막(IFb)은 도 1a를 참조하여 전술한 계면막(20)에 상당할 수 있다. 도 1a의 계면막(20)에 대한 설명은 계면막(IFb)에 대해 동일하거나 유사하게 적용될 수 있다. 예컨대, 계면막(IFb)은 NbTiON으로 구성될 수 있다. 네오븀(Nb)은 5 at% 이하, 좁게는 2 at% 내지 3 at% 함량을 가질 수 있다. 이와 다르게, 계면막(IFb)은 ZrNbTiON 또는 HfNbTiON으로 구성될 수 있다.
도 3s를 참조하면, 식각 공정으로 계면막(IFb)의 일부를 제거할 수 있다. 계면막(IFb)이 반도체 성질을 갖는 경우, 이웃하는 하부전극들(BE)이 전기적으로 연결될 수 있다. 이에 따라, 계면막(IFb) 중에서 지지 패턴(374a)과 식각 저지막(370) 상에 형성된 일부를 제거할 수 있다. 일례에 따르면, 상기 식각 공정은 식각 마스크없이 진행할 수 있다. 이미 언급한 바와 같이, 계면막(IFb)은 하부전극(BE) 상에선 상대적으로 큰 두꼐(예: T1)를 가질 수 있고 지지 패턴(374a)과 식각 저지막(370) 상에서 상대적으로 작은 두께들(예: T2 및 T3)을 가질 수 있으므로, 식각 마스크없이 식각 공정을 진행하더라도 계면막(IFb)은 하부전극(BE) 상에 잔류할 수 있다.
도 3t를 참조하면, 기판(301) 상에 유전막(DL)을 형성할 수 있다. 유전막(DL)은 계면막(IFb), 지지 패턴(374a), 및 식각 저지막(370)을 덮을 수 있다. 유전막(DL)은 도 1a의 유전막(30)에 상당할 수 있다. 도 1a의 유전막(30)에 대한 설명은 유전막(DL)에 대해 동일하거나 유사하게 적용될 수 있다. 일례로, 유전막(DL)은 지르코늄 산화물(예: ZrOx) 혹은 하프늄 산화물(예: HfOx)을 증착하여 형성할 수 있다. 유전막(DL)의 형성시, 유전막(DL)의 구성 성분들 중에서 적어도 어느 하나, 가령 하프늄(Hf) 혹은 지르코늄(Zr)이 계면막(IFb)으로 확산 내지 이동할 수 있다. 따라서, 계면막(IFb)이 NbTiON을 포함하는 경우, 계면막(IFb)은 유전막(DL)의 금속 성분, 가령 지르코늄(Zr) 혹은 하프늄(Hf)을 더 포함할 수 있다. 예컨대, 계면막(IFb)은 ZrNbTiON 또는 HfNbTiON으로 구성될 수 있다.
도 2b를 다시 참조하면, 유전막(DL) 상에 하부전극들(BE)을 덮는 상부전극(TE)을 형성할 수 있다. 이로써, 하부전극(BE)과 상부전극(TE), 하부 및 상부전극들(BE, TE) 사이의 유전막(DL), 그리고 하부전극(BE)과 유전막(DL) 사이의 계면막(IFb)을 포함하는 커패시터(CAP)를 갖는 반도체 메모리 소자(1000)를 제조할 수 있다. 커패시터(CAP)는 도 1a의 커패시터(1)에 상당할 수 있다. 도 1a, 1c, 및 1d에서의 커패시터(1)에 대한 설명은 커패시터(CAP)에 동일하거나 유사하게 적용될 수 있다. 예컨대, 도 1c 및 1d에서 이미 언급한 바와 같이, 커패시터(CAP)는 정전용량의 최대값과 최대값의 차이가 현저히 줄어들 수 있다.
다른 예로, 도 2c에 도시된 바와 같이, 유전막(DL) 상에 계면막(IFt)을 더 형성할 수 있다. 계면막(IFb)의 형성과 다르게, 계면막(IFt)의 형성시 계면막(IFt)의 일부를 제거하는 식각 공정을 진행할 필요가 없을 수 있다. 계면막(IFt) 상에 상부전극(TE)을 형성할 수 있다. 이로써, 하부전극(BE)과 상부전극(TE), 하부 및 상부전극들(BE, TE) 사이의 유전막(DL), 하부전극(BE)과 유전막(DL) 사이의 계면막(IFb), 그리고 상부전극(TE)과 유전막(DL) 사이의 계면막(IFt)을 포함하는 커패시터(CAP)를 형성할 수 있다. 계면막(IFt)은 도 1b의 계면막(40)에 상당할 수 있고, 계면막(40)에 대한 설명은 계면막(IFt)에 동일하거나 유사하게 적용될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 유전막을 사이에 두고 서로 대향하는 하부전극과 상부전극, 그리고
    상기 하부전극과 상기 유전막 사이에 제공된 계면막을 포함하는 커패시터를 포함하고,
    상기 계면막은 네오븀(Nb), 타이타늄(Ti), 산소(O), 그리고 질소(N)의 조합을 포함하고, 그리고 상기 유전막의 구성 성분을 더 포함하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 유전막의 구성 성분은 금속을 포함하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 계면막 내의 네오븀(Nb)은 5 at% 혹은 그 이하의 함량을 갖는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 계면막 내의 네오븀(Nb)은 2 at% 내지 3 at%의 함량을 갖는 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 계면막은 HfNbTiON 또는 ZrHfTiON을 포함하는 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 유전막은 지르코늄 산화물(예: ZrOx), 하프늄 산화물(예: HfOx), 타이타늄 산화물(예: TiOx), 혹은 이의 조합을 포함하고, 그리고
    상기 계면막은 HfNbTiON, ZrNbTiON, 및 이의 조합 중에서 어느 하나를 포함하는 반도체 메모리 소자.
  7. 제1항에 있어서,
    상기 커패시터는 상기 상부전과 상기 유전막 사이에 제공된 제2 계면막을 더 포함하는 반도체 메모리 소자.
  8. 제7항에 있어서,
    상기 제2 계면막은 네오븀(Nb), 타이타늄(Ti), 산소(O), 그리고 질소(N)의 조합을 포함하고, 그리고 상기 유전막의 금속 성분을 더 포함하는 반도체 메모리 소자.
  9. 하부전극;
    상기 하부전극 상에 제공된 유전막;
    상기 유전막 상에 제공된 상부전극; 그리고
    상기 하부전극과 상기 유전막 사이에 제공된 하부 계면막을 포함하는 커패시터를 포함하고,
    상기 하부 계면막은 NbTiON 그리고 상기 유전막의 금속 성분을 포함하고,
    상기 하부 계면막 내의 네오븀(Nb)은 최대 5 at% 함량을 갖는 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 금속 성분은 하프늄(Hf), 지르코늄(Zr), 혹은 이들의 조합을 포함하는 반도체 메모리 소자.
  11. 제10항에 있어서,
    상기 커패시터는 상기 유전막과 상기 상부전극 사이에 제공된 상부 계면막을 더 포함하고,
    상기 상부 계면막은 NbTiON 그리고 상기 유전막의 상기 금속 성분을 포함하고,
    상기 상부 계면막 내의 네오븀(Nb)은 최대 5 at% 함량을 갖는 반도체 메모리 소자.
  12. 기판 상에 제공된 트랜지스터와 연결된 커패시터를 포함하고,
    상기 커패시터는:
    지지 패턴에 의해 지지되는 복수개의 하부전극들, 상기 지지 패턴은 인접하는 하부전극들의 측벽들과 연결되고;
    상기 하부전극들 상에 제공된 상부전극;
    상기 하부전극들과 상기 상부전극 사이에 제공된 유전막, 상기 유전막은 상기 하부전극들의 표면들을 따라 연장되고; 그리고
    상기 하부전극들 각각과 상기 유전막 사이에 제공된 하부 계면막을 포함하고,
    상기 하부 계면막은 MNbTiON을 포함하고,
    상기 M은 하프늄(Hf), 지르코늄(Zr), 그리고 이의 조합 중 어느 하나인 반도체 메모리 소자.
  13. 제12항에 있어서,
    상기 하부 계면막 내의 네오븀(Nb)은 5 at% 이하, 좁게는 2 at% 내지 3 at%의 함량을 갖는 반도체 메모리 소자.
  14. 제12항에 있어서,
    상기 커패시터는 상기 유전막과 상기 상부전극 사이에 제공된 상부 계면막을 더 포함하고,
    상기 상부 계면막은 NbTiON을 포함하고, 그리고 하프늄(Hf), 지르코늄(Zr), 그리고 이의 조합 중 어느 하나를 더 포함하는 반도체 메모리 소자.
  15. 기판 상에 커패시터 하부전극을 형성하고;
    상기 커패시터 하부전극 상에 하부 계면막을 형성하고;
    상기 하부 계면막 상에 커패시터 유전막을 형성하고; 그리고
    상기 커패시터 유전막 상에 커패시터 상부전극을 형성하는 것을 포함하고,
    상기 하부 계면막은 네오븀(Nb), 타이타늄(Ti), 산소(O), 그리고 질소(N)의 조합을 포함하고, 그리고 상기 커패시터 유전막의 구성 성분들 중에서 금속 성분을 더 포함하는 반도체 메모리 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 금속 성분은 하프늄(Hf), 지르코늄(Zr), 혹은 이들의 조합을 포함하는 반도체 메모리 소자의 제조 방법.
  17. 제15항에 있어서,
    상기 하부 계면막 내의 네오븀(Nb)은 최대 5 at%, 좁게는 2 at% 내지 3 at%의 함량을 갖는 반도체 메모리 소자의 제조 방법.
  18. 제15항에 있어서,
    상기 하부 계면막을 형성하는 것은:
    상기 커패시터 하부전극 상에 NbTiON막을 형성하고; 그리고
    상기 NbTiON막 상에 상기 커패시터 유전막을 형성하는 것을 포함하고,
    상기 커패시터 유전막의 금속 성분이 상기 NbTiON막으로 확산하는 반도체 메모리 소자의 제조 방법.
  19. 제15항에 있어서,
    상기 상부전극을 형성하기 이전에,
    상기 커패시터 유전막 상에 상부 계면막을 형성하는 것을 더 포함하고,
    상기 상부 계면막은 네오븀(Nb), 타이타늄(Ti), 산소(O), 그리고 질소(N)의 조합을 포함하고, 그리고 상기 커패시터 유전막의 구성 성분들 중에서 금속 성분을 더 포함하는 반도체 메모리 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 상부 계면막 내의 네오븀(Nb)은 5 at% 이하, 좁게는 2 at% 내지 3 at%의 함량을 갖는 반도체 메모리 소자의 제조 방법.
KR1020190138586A 2019-11-01 2019-11-01 반도체 메모리 소자 및 그의 제조 방법 KR102675933B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190138586A KR102675933B1 (ko) 2019-11-01 반도체 메모리 소자 및 그의 제조 방법
US16/897,589 US11133314B2 (en) 2019-11-01 2020-06-10 Semiconductor memory device and method of fabricating the same
US17/412,801 US11600621B2 (en) 2019-11-01 2021-08-26 Semiconductor memory device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190138586A KR102675933B1 (ko) 2019-11-01 반도체 메모리 소자 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
KR20210053379A true KR20210053379A (ko) 2021-05-12
KR102675933B1 KR102675933B1 (ko) 2024-06-18

Family

ID=

Also Published As

Publication number Publication date
US20210391333A1 (en) 2021-12-16
US11600621B2 (en) 2023-03-07
US20210134804A1 (en) 2021-05-06
US11133314B2 (en) 2021-09-28

Similar Documents

Publication Publication Date Title
US11133314B2 (en) Semiconductor memory device and method of fabricating the same
JP4056588B2 (ja) 半導体装置及びその製造方法
KR100315324B1 (ko) 반도체장치및그제조방법
KR102471277B1 (ko) 게이트 절연층을 갖는 반도체 소자
CN111403388B (zh) 半导体器件及其制造方法
US11239239B2 (en) Semiconductor memory devices and methods of fabricating the same
US20050167725A1 (en) Capacitor element and method for fabricating the same
KR20060036625A (ko) 커패시터 제조 방법
US20220216209A1 (en) Method of fabricating a semiconductor memory device
US11778805B2 (en) Semiconductor memory devices and methods of fabricating the same
US6861313B2 (en) Semiconductor memory device and fabrication method thereof using damascene bitline process
JP2013254815A (ja) 半導体装置およびその製造方法
KR20220035674A (ko) 배선 구조물, 그 형성 방법, 및 상기 배선 구조물을 포함하는 반도체 장치
KR100413606B1 (ko) 캐패시터의 제조 방법
KR20110021490A (ko) 반도체 메모리 소자의 제조 방법
TWI808662B (zh) 半導體記憶體裝置
TWI778796B (zh) 半導體裝置
US11901291B2 (en) Semiconductor devices including lower electrodes including inner protective layer and outer protective layer
KR102675933B1 (ko) 반도체 메모리 소자 및 그의 제조 방법
US20220216230A1 (en) Semiconductor device and method for fabricating the same
TWI785706B (zh) 半導體元件
US20240234315A9 (en) Semiconductor devices including lower electrodes including inner protective layer and outer protective layer
US20230164976A1 (en) Semiconductor device and method of fabricating the same
KR20210015982A (ko) 커패시터 및 이를 포함하는 반도체 소자
KR20240005530A (ko) 집적회로 소자 및 이의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant