WO2022041981A1 - 半导体结构及半导体结构的制造方法 - Google Patents

半导体结构及半导体结构的制造方法 Download PDF

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isolation layer
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semiconductor structure
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阮吕军昇
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长鑫存储技术有限公司
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    • H01L2221/1073—Barrier, adhesion or liner layers

Definitions

  • the present disclosure relates to the field of semiconductor technology, and in particular, to a semiconductor structure and a method for manufacturing the semiconductor structure.
  • the present disclosure provides a semiconductor structure and a method for fabricating the semiconductor structure to improve the performance of the semiconductor structure.
  • a semiconductor structure comprising:
  • the word line is located in the substrate, and a bit line contact hole is arranged between two adjacent word lines;
  • bit line contact plug the bit line contact plug is located in the bit line contact hole
  • the first isolation layer is located on the sidewall of the bit line contact hole and covers the sidewall of the bit line contact plug.
  • the first isolation layer includes a silicon oxide layer and a silicon nitride layer, the silicon oxide layer is in contact with the sidewall of the bit line contact hole, and the silicon nitride layer is in contact with the bit line contact plug.
  • the bottom end of the first isolation layer is flush with the bottom end of the bit line contact plug, and/or the first isolation layer is not lower than the upper surface of the substrate.
  • the bit line contact plug is a multi-layer structure, and the material of the multi-layer structure includes polysilicon and metal materials.
  • the bit line contact plug has a three-layer structure, wherein a metal material is sandwiched between two layers of polysilicon.
  • the metal material is no higher than the upper surface of the substrate.
  • the bit line contact plug includes polysilicon.
  • the semiconductor structure further includes:
  • the second isolation layer is located on the word line
  • the word line surface layer is located in a second isolation layer, and the second isolation layer covers the sidewalls and bottom walls of the wordline surface layer;
  • bit line contact plug is located between two adjacent second isolation layers.
  • the semiconductor structure further includes:
  • the nitride layer is located between the second isolation layer and the word line.
  • the bottom end of the first isolation layer is higher than the bottom end of the second isolation layer.
  • the semiconductor structure further includes:
  • Capacitors are located on the substrate.
  • a method for fabricating a semiconductor structure comprising:
  • a word line is formed in the substrate, and a bit line contact hole is formed between two adjacent word lines;
  • a bit line contact plug is formed in the first isolation layer, and the first isolation layer covers sidewalls of the bit line contact plug.
  • bit line contact plugs includes:
  • Polysilicon is overlaid on the metal material.
  • the method before forming the first isolation layer, the method further includes:
  • a wordline surface layer is formed in the second isolation layer, and the second isolation layer covers sidewalls and bottom walls of the wordline surface layer.
  • forming the first isolation layer includes:
  • An opening is formed on the substrate, and the second isolation layer is exposed, and the opening is used as a bit line contact hole;
  • a first isolation layer is formed on the sidewall of the opening.
  • the first isolation layer is covered on the sidewall of the bit line contact hole, that is, the first isolation layer is provided between the bit line contact plug and the sidewall of the bit line contact hole, so that the bit line contact hole can be reduced.
  • the coupling effect between the line contact plug and the word line thereby improving the performance of the semiconductor structure.
  • FIG. 1 is a schematic structural diagram of a semiconductor structure according to an exemplary embodiment
  • FIG. 2 is a schematic flowchart of a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • FIG. 3 is a schematic structural diagram showing a second isolation layer obtained by a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • FIG. 4 is a schematic structural diagram of a word line surface layer obtained by a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • FIG. 5 is a schematic structural diagram showing a first isolation layer obtained by a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • FIG. 6 is a schematic structural diagram of a bit line contact plug obtained by a method for manufacturing a semiconductor structure according to an exemplary embodiment.
  • the semiconductor structure includes: a substrate 10; Line contact hole 11; bit line contact plug 30, the bit line contact plug 30 is located in the bit line contact hole 11; the first isolation layer 40, the first isolation layer 40 is located on the sidewall of the bit line contact hole 11, and covers the bit line contact hole 11; The line contacts the sidewalls of the plug 30 .
  • the first isolation layer 40 is covered on the side wall of the bit line contact hole 11 , that is, the first isolation layer 40 is provided between the bit line contact plug 30 and the side wall of the bit line contact hole 11 .
  • the isolation layer 40 can reduce the coupling effect between the bit line contact plug 30 and the word line 20, thereby improving the performance of the semiconductor structure.
  • the word line 20 is a buried word line, there is a bit line contact hole 11 between the two word lines 20, and the bottom wall of the bit line contact hole 11 is higher than the top surface of the word line 20, that is, the bit line contacts The bottom surface of the plug 30 is higher than the top surface of the word line 20 .
  • the substrate 10 may comprise a semiconductor substrate.
  • the semiconductor substrate may be formed of a silicon-containing material.
  • the semiconductor substrate may be formed of any suitable material, including, for example, at least one of silicon, single crystal silicon, polycrystalline silicon, amorphous silicon, silicon germanium, single crystal silicon germanium, polycrystalline silicon germanium, and carbon-doped silicon.
  • the word line 20 includes a metal material, and the metal material may include tungsten nitride (WN), molybdenum nitride (MoN), titanium nitride (TIN), tantalum nitride (TaN), titanium silicon nitride ( At least one of TiSiN), tantalum silicon nitride (TaSiN) or tungsten (W).
  • WN tungsten nitride
  • MoN molybdenum nitride
  • TiN titanium nitride
  • TaN tantalum nitride
  • TiSiN tantalum silicon nitride
  • TaSiN tantalum silicon nitride
  • W tungsten
  • the semiconductor structure further includes a bit line 50 located on the bit line contact plug 30 , that is, the bit line 50 is connected to the bit line contact plug 30 .
  • the bit line 50 includes a metal material
  • the metal material may include tungsten nitride (WN), molybdenum nitride (MoN), titanium nitride (TIN), tantalum nitride (TaN), titanium silicon nitride ( At least one of TiSiN), tantalum silicon nitride (TaSiN) or tungsten (W).
  • WN tungsten nitride
  • MoN molybdenum nitride
  • TiN titanium nitride
  • TaN tantalum nitride
  • TiSiN tantalum silicon nitride
  • TaSiN tantalum silicon nitride
  • W tungsten
  • bit line 50 covers the upper surface of the bit line contact plug 30 .
  • the first isolation layer 40 includes a silicon oxide layer and a silicon nitride layer, the silicon oxide layer is in contact with the sidewall of the bit line contact hole 11 , and the silicon nitride layer is in contact with the bit line contact plug 30 .
  • the metal material is disposed in the bit line contact plug 30, the disposition of the silicon nitride layer can prevent the metal material in the bit line contact plug 30 from diffusing into the silicon oxide layer.
  • the bit line contact plug 30 includes polysilicon 31 and a metal material 32 .
  • the silicon nitride layer may only cover the metal material 32 , or may completely cover the bit line contact plug 30 .
  • the bit line contact plug 30 includes two layers of polysilicon 31 and a metal material 32 in the middle.
  • the silicon nitride layer may only cover the upper polysilicon 31 and the metal material 32, but not cover the lower polysilicon 31. This arrangement can not only isolate the metal material and the silicon oxide layer, but also increase the contact area between the underlying polysilicon 31 and the substrate 10, and further reduce the contact resistance.
  • bit line contact plug 30 includes the metal material 32
  • the resistance value of the bit line contact plug 30 can be reduced, and when the underlying polysilicon 31 does not cover the silicon nitride layer, the lower polysilicon 31 and the substrate 10 can be increased. the contact area, thus further reducing the contact resistance.
  • the thickness of the silicon nitride layer may be smaller than the thickness of the silicon oxide layer, for example, the thickness of the silicon nitride layer may be 1 nm-3 nm, and the specific thickness of the silicon nitride layer is 2.5nm or 3nm.
  • the bottom end of the first isolation layer 40 is flush with the bottom end of the bit line contact plug 30 , and/or the first isolation layer 40 is not lower than the upper surface of the substrate 10 .
  • the upper surface of the first isolation layer 40 may be flush with the upper surface of the substrate 10 , or the upper surface of the first isolation layer 40 may be higher than the upper surface of the substrate 10 , that is, the bit line contact plug 30 protrudes from the substrate 10 surface.
  • the bit line contact plug 30 is a multi-layer structure, and the material of the multi-layer structure includes polysilicon 31 and metal material 32 .
  • the setting of the metal material 32 can reduce the resistance value of the bit line contact plug 30.
  • the metal material 32 can be copper (Cu), aluminum (Al), tungsten (W) or its alloy, etc., which is not further limited here, and can be based on actual conditions. needs to choose.
  • the bit line contact plug 30 has a three-layer structure, wherein a metal material 32 is sandwiched between two layers of polysilicon 31 .
  • the polysilicon 31 is ion-doped, and the doping element can be boron (B), phosphorus (P) or arsenic (As), and in this embodiment, it can be doped phosphorus (P) element. In other embodiments, ions of other elements may also be doped.
  • the ion doping concentrations of the two layers of polysilicon 31 may be equal.
  • the ion doping concentrations of the two layers of polysilicon 31 may not be equal.
  • the ion doping concentration of the lower polysilicon 31 is higher than that of the upper polysilicon 31. In this case, the lower polysilicon 31 has a higher ion doping concentration. , the contact resistance with the active region of the substrate 10 can be reduced, and the ion doping concentration of the upper polysilicon 31 is low, which can further reduce the coupling effect between the bit line contact plug 30 and the word line 20 .
  • the ion doping concentration of the upper layer polysilicon 31 may be 1E20 ⁇ 1E21, and the ion doping concentration of the lower layer polysilicon 31 may be 5E20 ⁇ 5E21.
  • the metal material 32 is not higher than the upper surface of the substrate 10 , that is, the metal material 32 is all located in the bit line contact hole 11 , and the upper surface of the bit line contact plug 30 may be higher than the upper surface of the substrate 10 .
  • the bit line contact plug 30 includes polysilicon 31 .
  • the polysilicon 31 has ion doping to meet the electrical conductivity requirements, and the polysilicon 31 can be doped with phosphorus (P).
  • the bit line contact plug 30 is composed of only ion-doped polysilicon 31 .
  • the semiconductor structure further includes: a second isolation layer 70 located on the word line 20 ; a word line surface layer 60 located on the second isolation layer Inside 70 , the second isolation layer 70 covers the sidewalls and the bottom wall of the word line surface layer 60 ; wherein, the bit line contact plug 30 is located between two adjacent second isolation layers 70 .
  • the word line surface layer 60 and the second isolation layer 70 are also filled in the substrate 10 to bury the word line 20 in the substrate 10 and achieve insulating isolation.
  • the semiconductor structure further includes: a nitride layer, the nitride layer is located between the second isolation layer 70 and the word line 20 , so as to prevent the metal material of the word line 20 from diffusing into the second isolation layer 70 .
  • the thickness of the nitride layer is smaller than the thickness of the second isolation layer 70 .
  • the nitride layer may include silicon nitride
  • the second isolation layer 70 may include silicon oxide.
  • the word line surface layer 60 includes silicon nitride, that is, the second isolation layer 70 and the word line surface layer 60 may form an ONO layer structure of silicon oxide-silicon nitride-silicon oxide.
  • the bottom end of the first isolation layer 40 is higher than the bottom end of the second isolation layer 70 .
  • the thickness of the second isolation layer 70 is greater than the thickness of the third isolation layer 80 .
  • the first isolation layer 40 is in contact with the second isolation layer 70 .
  • the semiconductor structure further includes: a third isolation layer 80 , the third isolation layer 80 is located in the substrate 10 and covers the sidewalls and bottom walls of the word lines 20 ; wherein the third isolation layer 80 is The top end of the isolation layer 80 is in contact with the bottom end of the second isolation layer 70 .
  • the third isolation layer 80 includes a silicon oxide layer and a work function layer, the work function layer is in contact with the word line 20 , and the silicon oxide layer is in contact with the substrate 10 .
  • the semiconductor structure further includes a capacitor 90 located on the substrate 10 .
  • the capacitor 90 and the bit line 50 are located on both sides of the word line 20, respectively.
  • An embodiment of the present disclosure also provides a method for fabricating a semiconductor structure. Please refer to FIG. 2 .
  • the method for fabricating a semiconductor structure includes:
  • the sidewalls of the bit line contact holes 11 are covered with a first isolation layer 40 and the bit line contact plugs 30 are formed in the first isolation layer 40 , so that the bit line A first isolation layer 40 is formed between the contact plug 30 and the sidewall of the bit line contact hole 11 , the first isolation layer 40 can reduce the coupling effect between the bit line contact plug 30 and the word line 20 , thereby improving the semiconductor performance of the structure.
  • word lines 20 is not limited here, and can be formed according to methods in the related art.
  • a trench is etched in the substrate 10 , a third isolation layer 80 is covered on the trench wall of the trench, and then conductive material is filled into the third isolation layer 80 to form the word line 20 .
  • the third isolation layer 80 may include a silicon oxide layer and a work function layer, that is, the silicon oxide layer is first covered on the groove wall of the trench, then the silicon oxide layer is covered with the work function layer, and finally the word line 20 is formed in the work function layer. .
  • the word line 20 may include tungsten nitride (WN), molybdenum nitride (MoN), titanium nitride (TIN), tantalum nitride (TaN), titanium silicon nitride (TiSiN), tantalum silicon nitride (TaSiN) ) or at least one of tungsten (W).
  • WN tungsten nitride
  • MoN molybdenum nitride
  • TiN titanium nitride
  • TaN tantalum nitride
  • TiSiN titanium silicon nitride
  • TaSiN tantalum silicon nitride
  • W tungsten
  • a method of fabricating a semiconductor structure includes forming bit line 50 on bit line contact plug 30 , and forming capacitor 90 on substrate 10 .
  • the bit line 50 may include tungsten nitride (WN), molybdenum nitride (MoN), titanium nitride (TIN), tantalum nitride (TaN), titanium silicon nitride (TiSiN), tantalum nitride At least one of silicon (TaSiN) or tungsten (W).
  • WN tungsten nitride
  • MoN molybdenum nitride
  • TiN titanium nitride
  • TaN titanium silicon nitride
  • TiSiN tantalum nitride
  • W tantalum nitride At least one of silicon (TaSiN) or tungsten (W).
  • forming the bit line contact plug 30 includes: covering the polysilicon 31 in the first isolation layer 40 , the polysilicon 31 covering the bit line contact hole 11 ; covering the polysilicon 31 with a metal material 32 ; The polysilicon 31 is covered.
  • the bit line contact plug 30 is formed of three layers of materials. First, the first isolation layer 40 is filled with polysilicon 31, that is, the lower layer polysilicon 31 is formed. The material 32 and the metal material 32 are also located in the bit line contact hole 11 , and the metal material 32 is not higher than the upper surface of the substrate 10 .
  • the formed polysilicon 31 has ion doping, wherein, the polysilicon material with ion doping can be directly filled into the first isolation layer 40, or the polysilicon without ion doping can be filled first, and then the polysilicon filling can be completed. Then, ion implantation is performed to form polysilicon 31 with ion doping.
  • the specific formation method is not limited here, and can be selected according to actual needs.
  • the polysilicon 31 can be doped with phosphorus (P).
  • the doping element can also be boron (B), arsenic (As) or other ions.
  • the ion doping concentration of the two-layer polysilicon 31 can be equal.
  • the ion doping concentrations of the two layers of polysilicon 31 may not be equal.
  • the ion doping concentration of the lower polysilicon 31 is higher than that of the upper polysilicon 31, and the ion doping concentration of the upper polysilicon 31 may be 1E20 ⁇ 1E21 , the ion doping concentration of the lower polysilicon 31 may be 5E20 ⁇ 5E21.
  • the metal material 32 may be copper (Cu), aluminum (Al), tungsten (W) or alloys thereof, or the like.
  • forming the bit line contact plug 30 includes: filling the first isolation layer 40 with polysilicon 31 , that is, forming the bit line contact plug 30 only from the polysilicon 31 , and the polysilicon 31 may be doped with phosphorus (P).
  • the method before forming the first isolation layer 40 , the method further includes: forming a second isolation layer 70 on the word line 20 ; forming a word line surface layer 60 in the second isolation layer 70 , the second isolation layer 70 covering Side walls and bottom walls of the word line surface layer 60 .
  • a trench is formed in the substrate 10 , a third isolation layer 80 and the word line 20 are formed at the lower part of the trench, and then a second isolation layer is formed on the upper surface of the third isolation layer 80 and the word line 20 layer 70 , the second isolation layer 70 covers the sidewalls of the trenches and the third isolation layer 80 and the upper surfaces of the word lines 20 .
  • a nitride layer may be formed on the upper surface of the word line 20, and then the second isolation layer 70, the second isolation layer 70 and the third isolation layer may be formed on the nitride layer.
  • the silicon oxide layer 80 is connected, and the second isolation layer 70 may include silicon oxide.
  • the nitride layer may include silicon nitride.
  • the nitride layer may be formed by a remote plasma nitridition (RPN) process.
  • the word line surface layer 60 is formed in the second isolation layer 70 .
  • the word line surface layer 60 includes silicon nitride.
  • the third isolation layer 80, the second isolation layer 70 and the word line surface layer 60 can be obtained by adopting a physical vapor deposition (Physical Vapor Deposition, PVD) process, a chemical vapor deposition (Chemical Vapor Deposition, CVD) process or atomic Layer deposition (Atomic Layer Deposition, ALD) process formation.
  • PVD Physical Vapor Deposition
  • CVD chemical vapor deposition
  • ALD atomic Layer deposition
  • etching or chemical mechanical polishing Chemical Mechanical Polishing, CMP
  • CMP chemical mechanical polishing
  • forming the first isolation layer 40 includes: forming an opening 12 on the substrate 10 and exposing the second isolation layer 70 , and the opening 12 is used as the bit line contact hole 11 ; forming the first isolation layer on the sidewall of the opening 12 isolation layer 40 .
  • an opening 12 is formed between the two second isolation layers 70 , and a first isolation layer 40 is formed in the opening 12 .
  • the first isolation layer 40 may be formed by adopting a physical vapor deposition (Physical Vapor Deposition, PVD) process, a chemical vapor deposition (Chemical Vapor Deposition, CVD) process or an atomic layer deposition (Atomic Layer Deposition, ALD) process.
  • PVD Physical Vapor Deposition
  • CVD chemical vapor deposition
  • ALD atomic layer deposition
  • an atomic layer deposition process is used to deposit an isolation layer on the bit line contact hole 11 , the bottom isolation layer of the bit line contact hole 11 and the isolation layer on the upper surface of the substrate are removed by etching, and the side of the bit line contact hole 11 is reserved
  • the isolation layer of the wall forms the first isolation layer 40 , thereby forming the structure shown in FIG. 5 . Referring to FIG.
  • the polysilicon 31 , the metal material 32 and the polysilicon 31 are filled in the first isolation layer 40 in sequence to form the bit line contact plug 30 , and the bit line 50 is formed on the bit line contact plug 30 , and the A capacitor 90 is formed on the substrate 10, thereby forming the semiconductor structure shown in FIG. 1 .
  • the first isolation layer 40 includes a silicon oxide layer and a silicon nitride layer, that is, a silicon oxide layer is first formed on the sidewall of the bit line contact hole 11 (ie, the sidewall of the opening 12 ), and then the silicon oxide layer is formed on the sidewall of the bit line contact hole 11 (ie, the sidewall of the opening 12 ).
  • a silicon nitride layer is formed on the sidewall of the silicon nitride layer, and finally a bit line contact plug 30 is formed in the silicon nitride layer.
  • the thickness of the silicon nitride layer may be 1 nm-3 nm.

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Abstract

一种半导体结构，包括：衬底（10）、字线（20）、位线接触插塞（30）以及第一隔离层（40），字线（20）位于衬底（10）内，相邻两个字线（20）之间具有位线接触孔（11）；位线接触插塞（30）位于位线接触孔（11）内；第一隔离层（40）位于位线接触孔（11）的侧壁，且覆盖位线接触插塞（30）的侧壁。一种半导体结构的制造方法，包括：提供衬底（10）；在衬底（10）内形成字线（20），相邻两个字线（20）之间形成位线接触孔（11）；在位线接触孔（11）的侧壁上形成第一隔离层（40）；在第一隔离层（40）内形成位线接触插塞（30），第一隔离层（40）覆盖位线接触插塞（30）的侧壁。在位线接触插塞（30）和位线接触孔（11）的侧壁之间设置有第一隔离层（40），从而可以降低位线接触插塞（30）与字线（20）之间的耦合效应，以此改善半导体结构的性能。

Description

半导体结构及半导体结构的制造方法
交叉引用
本公开要求于2020年08月27日提交的申请号为202010878114.1、名称为“半导体结构及半导体结构的制造方法”的中国专利申请的优先权，该中国专利申请的全部内容通过引用全部并入本文。
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构及半导体结构的制造方法。
背景技术
随着半导体的集成度越来越高，电路尺寸逐渐变小，位线接触插塞与字线之间会出耦合现象，从而影响器件性能。
发明内容
本公开提供一种半导体结构及半导体结构的制造方法，以改善半导体结构的性能。
根据本公开的第一个方面，提供了一种半导体结构，包括：
衬底；
字线，字线位于衬底内，相邻两个字线之间具有位线接触孔；
位线接触插塞，位线接触插塞位于位线接触孔内；
第一隔离层，第一隔离层位于位线接触孔的侧壁，且覆盖位线接触插塞的侧壁。
在本公开的一个实施例中，第一隔离层包括氧化硅层和氮化硅层，氧化硅层与位线接触孔的侧壁相接触，氮化硅层与位线接触插塞相接触。
在本公开的一个实施例中，第一隔离层的底端与位线接触插塞的底端平齐，和/或，第一隔离层不低于衬底上表面。
在本公开的一个实施例中，位线接触插塞为多层结构，多层结构的材料包括多晶硅和金属材料。
在本公开的一个实施例中，位线接触插塞为三层结构，其中两层多晶硅之间夹设有金属材料。
在本公开的一个实施例中，金属材料不高于衬底上表面。
在本公开的一个实施例中，位线接触插塞包括多晶硅。
在本公开的一个实施例中，半导体结构还包括：
第二隔离层，第二隔离层位于字线上；
字线表面层，字线表面层位于第二隔离层内，第二隔离层覆盖字线表面层的侧壁和底壁；
其中，位线接触插塞位于相邻两个第二隔离层之间。
在本公开的一个实施例中，半导体结构还包括：
氮化层，氮化层位于第二隔离层与字线之间。
在本公开的一个实施例中，第一隔离层的底端高于第二隔离层的底端。
在本公开的一个实施例中，半导体结构还包括：
电容器，电容器位于衬底上。
根据本公开的第二个方面，提供了一种半导体结构的制造方法，包括：
提供衬底；
在衬底内形成字线，相邻两个字线之间形成位线接触孔；
在位线接触孔的侧壁上形成第一隔离层；
在第一隔离层内形成位线接触插塞，第一隔离层覆盖位线接触插塞的侧壁。
在本公开的一个实施例中，形成位线接触插塞，包括：
在第一隔离层内覆盖多晶硅，多晶硅覆盖位线接触孔；
在多晶硅上覆盖金属材料；
在金属材料上覆盖多晶硅。
在本公开的一个实施例中，在形成第一隔离层之前，还包括：
在字线上形成第二隔离层；
在第二隔离层内形成字线表面层，第二隔离层覆盖字线表面层的侧壁和底壁。
在本公开的一个实施例中，形成第一隔离层，包括：
在衬底上形成开口，且露出第二隔离层，开口作为位线接触孔；
在开口的侧壁形成第一隔离层。
本公开的半导体结构通过在位线接触孔的侧壁上覆盖有第一隔离层，即在位线接触插塞和位线接触孔的侧壁之间设置有第一隔离层，从而可以降低位线接触插塞与字线之间的耦合效应，以此改善半导体结构的性能。
附图说明
通过结合附图考虑以下对本公开的优选实施方式的详细说明，本公开的各种目标，特征和优点将变得更加显而易见。附图仅为本公开的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：
图1是根据一示例性实施方式示出的一种半导体结构的结构示意图；
图2是根据一示例性实施方式示出的一种半导体结构的制造方法的流程示意图；
图3是根据一示例性实施方式示出的一种半导体结构的制造方法得到第二隔离层的结构示意图；
图4是根据一示例性实施方式示出的一种半导体结构的制造方法得到字线表面层的结构示意图；
图5是根据一示例性实施方式示出的一种半导体结构的制造方法得到第一隔离层的结构示意图；
图6是根据一示例性实施方式示出的一种半导体结构的制造方法得到位线接触插塞的结构示意图。
附图标记说明如下：
10、衬底；11、位线接触孔；12、开口；20、字线；30、位线接触插塞；31、多晶硅；32、金属材料；40、第一隔离层；50、位线；60、字线表面层；70、第二隔离层；80、第三隔离层；90、电容器。
具体实施方式
体现本公开特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本公开能够在不同的实施例上具有各种的变化，其皆不脱离本公开的范围，且其中的说明及附图在本质上是作说明之用，而非用以限制本公开。
在对本公开的不同示例性实施方式的下面描述中，参照附图进行，附图形成本公开的一部分，并且其中以示例方式显示了可实现本公开的多个方面的不同示例性结构，系统和步骤。应理解的是，可以使用部件，结构，示例性装置，系统和步骤的其他特定方案，并且可在不偏离本公开范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”，“之间”，“之内”等来描述本公开的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本公开的范围内。
本公开的一个实施例提供了一种半导体结构，请参考图1，半导体结构包括：衬底10；字线20，字线20位于衬底10内，相邻两个字线20之间具有位线接触孔11；位线接触插塞30，位线接触插塞30位于位线接触孔11内；第一隔离层40，第一隔离层40位于位线接触孔11的侧壁，且覆盖位线接触插塞30的侧壁。
本公开一个实施例的半导体结构通过在位线接触孔11的侧壁上覆盖有第一隔离层40，即在位线接触插塞30和位线接触孔11的侧壁之间设置有第一隔离层40，从而可以降低位线接触插塞30与字线20之间的耦合效应，以此提高半导体结构的性能。
需要说明的是，字线20为埋入式字线，两个字线20之间具有位线接触孔11，且位线接触孔11的底壁高于字线20的顶面，即位线接触插塞30的底面高于字线20的顶面。
在一个实施例中，衬底10可以包括半导体衬底。半导体衬底可以由含硅材料形成。半导体衬底可以由任何合适的材料形成，例如，包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗以及碳掺杂硅中的至少一种。
在一个实施例中，字线20包括金属材料，金属材料可以包括氮化钨(WN)、氮化钼(MoN)、氮化钛(TIN)、氮化钽(TaN)、氮化钛硅(TiSiN)，氮化钽硅(TaSiN)或钨(W)中的至少一种。对于字线20的具体结构此处不作限定，可以采用相关技术中的已知结构。
在一个实施例中，如图1所示，半导体结构还包括位线50，位线50位于位线接触插塞30上，即位线50与位线接触插塞30相连接。
在一个实施例中，位线50包括金属材料，金属材料可以包括氮化钨(WN)、氮化钼(MoN)、氮化钛(TIN)、氮化钽(TaN)、氮化钛硅(TiSiN)，氮化钽硅(TaSiN)或钨(W)中的至少一种。对于位线50的具体结构此处不作限定，可以采用相关技术中的已知结构。
在一个实施例中，位线50覆盖位线接触插塞30的上表面。
在一个实施例中，第一隔离层40包括氧化硅层和氮化硅层，氧化硅层与位线接触孔11的侧壁相接触，氮化硅层与位线接触插塞30相接触。考虑到位线接触插塞30内设置有金属材料，因此氮化硅层的设置可以避免位线接触插塞30内的金属材料扩散到氧化硅层内。
具体的，例如，位线接触插塞30包括多晶硅31和金属材料32，此时，氮化硅层可以仅覆盖金属材料32，当然也可以完全覆盖位线接触插塞30。结合图1所示，位线接触插塞30包括两层多晶硅31和位于中间的金属材料32，此时，氮化硅层可以仅覆盖上层 多晶硅31以及金属材料32，而不覆盖下层多晶硅31，如此设置既能隔绝金属材料与氧化硅层，又能增加下层多晶硅31与衬底10的接触面积，进一步减小接触电阻。
需要说明的是，位线接触插塞30包括金属材料32时可以降低位线接触插塞30的阻值，而在下层多晶硅31不覆盖氮化硅层时，可增加下层多晶硅31与衬底10的接触面积，因此进一步减小接触电阻。
在一个实施例中，氮化硅层的厚度可以小于氧化硅层的厚度，例如，氮化硅层的厚度可以为1nm-3nm，具体的氮化硅层的厚度为1nm、1.5nm、2nm、2.5nm或者3nm。
在一个实施例中，第一隔离层40的底端与位线接触插塞30的底端平齐，和/或，第一隔离层40不低于衬底10上表面。
需要说明的是，第一隔离层40上表面可以与衬底10上表面平齐，或者，第一隔离层40上表面高于衬底10上表面，即位线接触插塞30突出衬底10上表面。
在一个实施例中，位线接触插塞30为多层结构，多层结构的材料包括多晶硅31和金属材料32。金属材料32的设置可以降低位线接触插塞30的阻值，金属材料32可以是铜(Cu)、铝(Al)、钨(W)或其合金等，此处不作进一步限定，可以根据实际需求进行选择。
在一个实施例中，如图1所示，位线接触插塞30为三层结构，其中两层多晶硅31之间夹设有金属材料32。
需要说明的是，多晶硅31进行离子掺杂，掺杂元素可以为硼(B)、磷(P)或砷(As)，在本实施例中可以为掺杂磷(P)元素。在其他实施例中，也可以为其它元素离子掺杂。在一个实施例中，两层多晶硅31的离子掺杂浓度可以均相等。或者，两层多晶硅31的离子掺杂浓度也可以不相等，例如，下层多晶硅31的离子掺杂浓度高于上层多晶硅31的离子掺杂浓度，此时，由于下层多晶硅31的离子掺杂浓度高，可以降低与衬底10的有源区的接触电阻，上层多晶硅31的离子掺杂浓度偏低，可以进一步降低位线接触插塞30与字线20之间的耦合效应。
具体的，上层多晶硅31的离子掺杂浓度可以为1E20～1E21，下层多晶硅31的离子掺杂浓度可以为5E20～5E21。
在一个实施例中，金属材料32不高于衬底10上表面，即金属材料32均位于位线接触孔11内，而位线接触插塞30上表面可以高于衬底10上表面。
在一个实施例中，位线接触插塞30包括多晶硅31。多晶硅31具有离子掺杂，以此满足导电需求，多晶硅31可掺杂磷(P)。具体的，位线接触插塞30仅由掺杂离子的多 晶硅31组成。
在一个实施例中，如图1所示，半导体结构还包括：第二隔离层70，第二隔离层70位于字线20上；字线表面层60，字线表面层60位于第二隔离层70内，第二隔离层70覆盖字线表面层60的侧壁和底壁；其中，位线接触插塞30位于相邻两个第二隔离层70之间。字线表面层60和第二隔离层70也填充在衬底10内，以将字线20埋入衬底10内，并实现绝缘隔离作用。
在一个实施例中，半导体结构还包括：氮化层，氮化层位于第二隔离层70与字线20之间，从而避免字线20的金属材料扩散到第二隔离层70内。
需要说明的是，氮化层的厚度小于第二隔离层70的厚度。其中，氮化层可以包括氮化硅，第二隔离层70可以包括氧化硅。
在一个实施例中，字线表面层60包括氮化硅，即第二隔离层70与字线表面层60可以形成氧化硅-氮化硅-氧化硅的ONO层结构。
在一个实施例中，第一隔离层40的底端高于第二隔离层70的底端。
在一个实施例中，第二隔离层70的厚度大于第三隔离层80的厚度。
在一个实施例中，第一隔离层40与第二隔离层70相接触。
在一个实施例中，如图1所示，半导体结构还包括：第三隔离层80，第三隔离层80位于衬底10内，且覆盖字线20的侧壁和底壁；其中，第三隔离层80的顶端与第二隔离层70的底端相接触。
需要说明的是，第三隔离层80包括氧化硅层和功函数层，功函数层与字线20相接触，氧化硅层与衬底10相接触。
在一个实施例中，如图1所示，半导体结构还包括：电容器90，电容器90位于衬底10上。电容器90与位线50分别位于字线20的两侧。
本公开的一个实施例还提供了一种半导体结构的制造方法，请参考图2，半导体结构的制造方法包括：
S101，提供衬底10；
S103，在衬底10内形成字线20，相邻两个字线20之间形成位线接触孔11；
S105，在位线接触孔11的侧壁上形成第一隔离层40；
S107，在第一隔离层40内形成位线接触插塞30，第一隔离层40覆盖位线接触插塞30的侧壁。
本公开一个实施例的半导体结构的制造方法通过在位线接触孔11的侧壁上覆盖有第 一隔离层40，并在第一隔离层40内形成位线接触插塞30，从而使得位线接触插塞30和位线接触孔11的侧壁之间形成有第一隔离层40，第一隔离层40可以降低位线接触插塞30与字线20之间的耦合效应，以此改善半导体结构的性能。
需要说明的是，对于字线20的具体成型方法此处不作限定，可以根据相关技术中的方法形成。
例如，在衬底10内刻蚀出沟槽，在沟槽的槽壁上覆盖第三隔离层80，然后将导电材料填充到第三隔离层80内，以此形成字线20。其中，第三隔离层80可以包括氧化硅层和功函数层，即先在沟槽的槽壁上覆盖氧化硅层，然后用功函数层覆盖氧化硅层，最后在功函数层内形成字线20。
具体的，字线20可以包括氮化钨(WN)、氮化钼(MoN)、氮化钛(TIN)、氮化钽(TaN)、氮化钛硅(TiSiN)，氮化钽硅(TaSiN)或钨(W)中的至少一种。
在一个实施例中，半导体结构的制造方法包括：在位线接触插塞30上形成位线50，以及在衬底10上形成电容器90。
在一个实施例中，位线50可以包括氮化钨(WN)、氮化钼(MoN)、氮化钛(TIN)、氮化钽(TaN)、氮化钛硅(TiSiN)，氮化钽硅(TaSiN)或钨(W)中的至少一种。
在一个实施例中，形成位线接触插塞30，包括：在第一隔离层40内覆盖多晶硅31，多晶硅31覆盖位线接触孔11；在多晶硅31上覆盖金属材料32；在金属材料32上覆盖多晶硅31。
位线接触插塞30由三层材料形成，首先在第一隔离层40内填充多晶硅31，即形成下层多晶硅31，下层多晶硅31均位于位线接触孔11内，然后在下层多晶硅31上覆盖金属材料32，金属材料32也均位于位线接触孔11内，此时金属材料32不高于衬底10上表面，最后在金属材料32上方覆盖多晶硅31，以形成上层多晶硅31。
需要说明的是，形成的多晶硅31具有离子掺杂，其中，可以将具有离子掺杂的多晶硅材料直接填充到第一隔离层40内，或者，先填充未掺杂离子的多晶硅，待多晶硅填充完成后，进行离子注入，以此形成具有离子掺杂的多晶硅31，具体形成方式此处不作限定，可以根据实际需求进行选择。
在一个实施例中，多晶硅31可掺杂磷(P)，在其它实施例中，掺杂元素也可以为硼(B)、砷(As)或其他离子，两层多晶硅31的离子掺杂浓度可以均相等。或者，两层多晶硅31的离子掺杂浓度也可以不相等，例如，下层多晶硅31的离子掺杂浓度高于上层多晶硅31的离子掺杂浓度，上层多晶硅31的离子掺杂浓度可以为1E20～1E21，下层多晶 硅31的离子掺杂浓度可以为5E20～5E21。
在一个实施例中，金属材料32可以是铜(Cu)、铝(Al)、钨(W)或其合金等。
在一个实施例中，形成位线接触插塞30，包括：在第一隔离层40内填充多晶硅31，即仅由多晶硅31形成位线接触插塞30，多晶硅31可掺杂磷(P)。
在一个实施例中，在形成第一隔离层40之前，还包括：在字线20上形成第二隔离层70；在第二隔离层70内形成字线表面层60，第二隔离层70覆盖字线表面层60的侧壁和底壁。
结合图3所示，在衬底10内形成沟槽，并在沟槽的下部形成第三隔离层80和字线20，然后在第三隔离层80和字线20的上表面形成第二隔离层70，第二隔离层70覆盖沟槽的侧壁以及第三隔离层80和字线20的上表面。
需要说明的是，在形成第二隔离层70之前，可以在字线20的上表面形成氮化层，然后在氮化层上形成第二隔离层70，第二隔离层70与第三隔离层80的氧化硅层相连接，第二隔离层70可以包括氧化硅。氮化层可以包括氮化硅。其中，氮化层可以采用远距离等离子体渗氮(remote plasma nitridition，RPN)工艺形成。
结合图4所示，在第二隔离层70内形成字线表面层60。字线表面层60包括氮化硅。
需要说明的是，第三隔离层80、第二隔离层70以及字线表面层60可以通过采用物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺形成。在形成后可以采用蚀刻或者化学机械研磨(Chemical Mechanical Polishing，CMP)进行相应的处理，以得到图3和图4中的结构，此处不作限定，可以根据实际需求进行选择。
在一个实施例中，形成第一隔离层40，包括：在衬底10上形成开口12，且露出第二隔离层70，开口12作为位线接触孔11；在开口12的侧壁形成第一隔离层40。
结合图5，在图4的基础上，在两个第二隔离层70之间形成开口12，在开口12内形成第一隔离层40。
具体的，第一隔离层40可以通过采用物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺形成。本实施例中，采用原子层沉积工艺在位线接触孔11沉积一层隔离层，通过刻蚀去除位线接触孔11底部隔离层和衬底上表面的隔离层，保留位线接触孔11侧壁的隔离层，形成第一隔离层40，以此形成图5所示的结构。结合图6所示，在第一隔离层40内依次填充多晶硅31、金属材料32以及多晶硅31，从而形成位线接触 插塞30，并在位线接触插塞30上形成位线50，以及在衬底10上形成电容器90，从而形成图1所示的半导体结构。
需要说明的是，第一隔离层40包括氧化硅层和氮化硅层，即首先在位线接触孔11的侧壁(即开口12的侧壁)上形成氧化硅层，然后在氧化硅层的侧壁上形成氮化硅层，最后在氮化硅层内形成位线接触插塞30。其中，氮化硅层的厚度可以为1nm-3nm。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和示例实施方式仅被视为示例性的，本公开的真正范围和精神由前面的权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限制。

Claims (15)

  1. 一种半导体结构，其特征在于，包括：
    衬底；
    字线，所述字线位于所述衬底内，相邻两个所述字线之间具有位线接触孔；
    位线接触插塞，所述位线接触插塞位于所述位线接触孔内；
    第一隔离层，所述第一隔离层位于所述位线接触孔的侧壁，且覆盖所述位线接触插塞的侧壁。
  2. 根据权利要求1所述的半导体结构，其特征在于，所述第一隔离层包括氧化硅层和氮化硅层，所述氧化硅层与所述位线接触孔的侧壁相接触，所述氮化硅层与所述位线接触插塞相接触。
  3. 根据权利要求1所述的半导体结构，其特征在于，所述第一隔离层的底端与所述位线接触插塞的底端平齐，和/或，所述第一隔离层不低于所述衬底上表面。
  4. 根据权利要求1至3中任一项所述的半导体结构，其特征在于，所述位线接触插塞为多层结构，所述多层结构的材料包括多晶硅和金属材料。
  5. 根据权利要求4所述的半导体结构，其特征在于，所述位线接触插塞为三层结构，其中两层所述多晶硅之间夹设有所述金属材料。
  6. 根据权利要求4所述的半导体结构，其特征在于，所述金属材料不高于所述衬底上表面。
  7. 根据权利要求1所述的半导体结构，其特征在于，所述位线接触插塞包括多晶硅。
  8. 根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
    第二隔离层，所述第二隔离层位于所述字线上；
    字线表面层，所述字线表面层位于所述第二隔离层内，所述第二隔离层覆盖所述字线表面层的侧壁和底壁；
    其中，所述位线接触插塞位于相邻两个所述第二隔离层之间。
  9. 根据权利要求8所述的半导体结构，其特征在于，所述半导体结构还包括：
    氮化层，所述氮化层位于所述第二隔离层与所述字线之间。
  10. 根据权利要求8所述的半导体结构，其特征在于，所述第一隔离层的底端高于所述第二隔离层的底端。
  11. 根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
    电容器，所述电容器位于所述衬底上。
  12. 一种半导体结构的制造方法，其特征在于，包括：
    提供衬底；
    在所述衬底内形成字线，相邻两个所述字线之间形成位线接触孔；
    在所述位线接触孔的侧壁上形成第一隔离层；
    在所述第一隔离层内形成位线接触插塞，所述第一隔离层覆盖所述位线接触插塞的侧壁。
  13. 根据权利要求12所述的半导体结构的制造方法，其特征在于，形成所述位线接触插塞，包括：
    在所述第一隔离层内覆盖多晶硅，所述多晶硅覆盖所述位线接触孔；
    在所述多晶硅上覆盖金属材料；
    在所述金属材料上覆盖多晶硅。
  14. 根据权利要求12所述的半导体结构的制造方法，其特征在于，在形成第一隔离层之前，还包括：
    在所述字线上形成第二隔离层；
    在所述第二隔离层内形成字线表面层，所述第二隔离层覆盖所述字线表面层的侧壁和底壁。
  15. 根据权利要求14所述的半导体结构的制造方法，其特征在于，形成所述第一隔离层，包括：
    在所述衬底上形成开口，且露出所述第二隔离层，所述开口作为所述位线接触孔；
    在所述开口的侧壁形成所述第一隔离层。
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