CN114121880B - 半导体结构及半导体结构的制造方法 - Google Patents

半导体结构及半导体结构的制造方法 Download PDF

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Abstract

本发明涉及半导体技术领域，提出了一种半导体结构及半导体结构的制造方法。半导体结构包括衬底、字线、位线接触插塞以及第一隔离层，字线位于衬底内，相邻两个字线之间具有位线接触孔；位线接触插塞位于位线接触孔内；第一隔离层位于位线接触孔的侧壁，且覆盖位线接触插塞的侧壁。在位线接触插塞和位线接触孔的侧壁之间设置有第一隔离层，从而可以降低位线接触插塞与字线之间的耦合效应，以此改善半导体结构的性能。

Description

半导体结构及半导体结构的制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及半导体结构的制造方法。
背景技术
随着半导体的集成度越来越高，电路尺寸逐渐变小，位线接触插塞与字线之间会出耦合现象，从而影响器件性能。
发明内容
本发明提供一种半导体结构及半导体结构的制造方法，以改善半导体结构的性能。
根据本发明的第一个方面，提供了一种半导体结构，包括：
衬底；
字线，字线位于衬底内，相邻两个字线之间具有位线接触孔；
位线接触插塞，位线接触插塞位于位线接触孔内；
第一隔离层，第一隔离层位于位线接触孔的侧壁，且覆盖位线接触插塞的侧壁。
在本发明的一个实施例中，第一隔离层包括氧化硅层和氮化硅层，氧化硅层与位线接触孔的侧壁相接触，氮化硅层与位线接触插塞相接触。
在本发明的一个实施例中，第一隔离层的底端与位线接触插塞的底端平齐，和/或，第一隔离层不低于衬底上表面。
在本发明的一个实施例中，位线接触插塞为多层结构，多层结构的材料包括多晶硅和金属材料。
在本发明的一个实施例中，位线接触插塞为三层结构，其中两层多晶硅之间夹设有金属材料。
在本发明的一个实施例中，金属材料不高于衬底上表面。
在本发明的一个实施例中，位线接触插塞包括多晶硅。
在本发明的一个实施例中，半导体结构还包括：
第二隔离层，第二隔离层位于字线上；
字线表面层，字线表面层位于第二隔离层内，第二隔离层覆盖字线表面层的侧壁和底壁；
其中，位线接触插塞位于相邻两个第二隔离层之间。
在本发明的一个实施例中，半导体结构还包括：
氮化层，氮化层位于第二隔离层与字线之间。
在本发明的一个实施例中，第一隔离层的底端高于第二隔离层的底端。
在本发明的一个实施例中，半导体结构还包括：
电容器，电容器位于衬底上。
根据本发明的第二个方面，提供了一种半导体结构的制造方法，包括：
提供衬底；
在衬底内形成字线，相邻两个字线之间形成位线接触孔；
在位线接触孔的侧壁上形成第一隔离层；
在第一隔离层内形成位线接触插塞，第一隔离层覆盖位线接触插塞的侧壁。
在本发明的一个实施例中，形成位线接触插塞，包括：
在第一隔离层内覆盖多晶硅，多晶硅覆盖位线接触孔；
在多晶硅上覆盖金属材料；
在金属材料上覆盖多晶硅。
在本发明的一个实施例中，在形成第一隔离层之前，还包括：
在字线上形成第二隔离层；
在第二隔离层内形成字线表面层，第二隔离层覆盖字线表面层的侧壁和底壁。
在本发明的一个实施例中，形成第一隔离层，包括：
在衬底上形成开口，且露出第二隔离层，开口作为位线接触孔；
在开口的侧壁形成第一隔离层。
本发明的半导体结构通过在位线接触孔的侧壁上覆盖有第一隔离层，即在位线接触插塞和位线接触孔的侧壁之间设置有第一隔离层，从而可以降低位线接触插塞与字线之间的耦合效应，以此改善半导体结构的性能。
附图说明
通过结合附图考虑以下对本发明的优选实施方式的详细说明，本发明的各种目标，特征和优点将变得更加显而易见。附图仅为本发明的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：
图1是根据一示例性实施方式示出的一种半导体结构的结构示意图；
图2是根据一示例性实施方式示出的一种半导体结构的制造方法的流程示意图；
图3是根据一示例性实施方式示出的一种半导体结构的制造方法得到第二隔离层的结构示意图；
图4是根据一示例性实施方式示出的一种半导体结构的制造方法得到字线表面层的结构示意图；
图5是根据一示例性实施方式示出的一种半导体结构的制造方法得到第一隔离层的结构示意图；
图6是根据一示例性实施方式示出的一种半导体结构的制造方法得到位线接触插塞的结构示意图。
附图标记说明如下：
10、衬底；11、位线接触孔；12、开口；20、字线；30、位线接触插塞；31、多晶硅；32、金属材料；40、第一隔离层；50、位线；60、字线表面层；70、第二隔离层；80、第三隔离层；90、电容器。
具体实施方式
体现本发明特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本发明能够在不同的实施例上具有各种的变化，其皆不脱离本发明的范围，且其中的说明及附图在本质上是作说明之用，而非用以限制本发明。
在对本发明的不同示例性实施方式的下面描述中，参照附图进行，附图形成本发明的一部分，并且其中以示例方式显示了可实现本发明的多个方面的不同示例性结构，系统和步骤。应理解的是，可以使用部件，结构，示例性装置，系统和步骤的其他特定方案，并且可在不偏离本发明范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”，“之间”，“之内”等来描述本发明的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本发明的范围内。
本发明的一个实施例提供了一种半导体结构，请参考图1，半导体结构包括：衬底10；字线20，字线20位于衬底10内，相邻两个字线20之间具有位线接触孔11；位线接触插塞30，位线接触插塞30位于位线接触孔11内；第一隔离层40，第一隔离层40位于位线接触孔11的侧壁，且覆盖位线接触插塞30的侧壁。
本发明一个实施例的半导体结构通过在位线接触孔11的侧壁上覆盖有第一隔离层40，即在位线接触插塞30和位线接触孔11的侧壁之间设置有第一隔离层40，从而可以降低位线接触插塞30与字线20之间的耦合效应，以此提高半导体结构的性能。
需要说明的是，字线20为埋入式字线，两个字线20之间具有位线接触孔11，且位线接触孔11的底壁高于字线20的顶面，即位线接触插塞30的底面高于字线20的顶面。
在一个实施例中，衬底10可以包括半导体衬底。半导体衬底可以由含硅材料形成。半导体衬底可以由任何合适的材料形成，例如，包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗以及碳掺杂硅中的至少一种。
在一个实施例中，字线20包括金属材料，金属材料可以包括氮化钨(WN)、氮化钼(MoN)、氮化钛(TIN)、氮化钽(TaN)、氮化钛硅(TiSiN)，氮化钽硅(TaSiN)或钨(W)中的至少一种。对于字线20的具体结构此处不作限定，可以采用相关技术中的已知结构。
在一个实施例中，如图1所示，半导体结构还包括位线50，位线50位于位线接触插塞30上，即位线50与位线接触插塞30相连接。
在一个实施例中，位线50包括金属材料，金属材料可以包括氮化钨(WN)、氮化钼(MoN)、氮化钛(TIN)、氮化钽(TaN)、氮化钛硅(TiSiN)，氮化钽硅(TaSiN)或钨(W)中的至少一种。对于位线50的具体结构此处不作限定，可以采用相关技术中的已知结构。
在一个实施例中，位线50覆盖位线接触插塞30的上表面。
在一个实施例中，第一隔离层40包括氧化硅层和氮化硅层，氧化硅层与位线接触孔11的侧壁相接触，氮化硅层与位线接触插塞30相接触。考虑到位线接触插塞30内设置有金属材料，因此氮化硅层的设置可以避免位线接触插塞30内的金属材料扩散到氧化硅层内。
具体的，例如，位线接触插塞30包括多晶硅31和金属材料32，此时，氮化硅层可以仅覆盖金属材料32，当然也可以完全覆盖位线接触插塞30。结合图1所示，位线接触插塞30包括两层多晶硅31和位于中间的金属材料32，此时，氮化硅层可以仅覆盖上层多晶硅31以及金属材料32，而不覆盖下层多晶硅31，如此设置既能隔绝金属材料与氧化硅层，又能增加下层多晶硅31与衬底10的接触面积，进一步减小接触电阻。
需要说明的是，位线接触插塞30包括金属材料32时可以降低位线接触插塞30的阻值，而在下层多晶硅31不覆盖氮化硅层时，可增加下层多晶硅31与衬底10的接触面积，因此进一步减小接触电阻。
在一个实施例中，氮化硅层的厚度可以小于氧化硅层的厚度，例如，氮化硅层的厚度可以为1nm-3nm，具体的氮化硅层的厚度为1nm、1.5nm、2nm、2.5nm或者3nm。
在一个实施例中，第一隔离层40的底端与位线接触插塞30的底端平齐，和/或，第一隔离层40不低于衬底10上表面。
需要说明的是，第一隔离层40上表面可以与衬底10上表面平齐，或者，第一隔离层40上表面高于衬底10上表面，即位线接触插塞30突出衬底10上表面。
在一个实施例中，位线接触插塞30为多层结构，多层结构的材料包括多晶硅31和金属材料32。金属材料32的设置可以降低位线接触插塞30的阻值，金属材料32可以是铜(Cu)、铝(Al)、钨(W)或其合金等，此处不作进一步限定，可以根据实际需求进行选择。
在一个实施例中，如图1所示，位线接触插塞30为三层结构，其中两层多晶硅31之间夹设有金属材料32。
需要说明的是，多晶硅31进行离子掺杂，掺杂元素可以为硼(B)、磷(P)或砷(As)，在本实施例中可以为掺杂磷(P)元素。在其他实施例中，也可以为其它元素离子掺杂。在一个实施例中，两层多晶硅31的离子掺杂浓度可以均相等。或者，两层多晶硅31的离子掺杂浓度也可以不相等，例如，下层多晶硅31的离子掺杂浓度高于上层多晶硅31的离子掺杂浓度，此时，由于下层多晶硅31的离子掺杂浓度高，可以降低与衬底10的有源区的接触电阻，上层多晶硅31的离子掺杂浓度偏低，可以进一步降低位线接触插塞30与字线20之间的耦合效应。
具体的，上层多晶硅31的离子掺杂浓度可以为1E20～1E21，下层多晶硅31的离子掺杂浓度可以为5E20～5E21。
在一个实施例中，金属材料32不高于衬底10上表面，即金属材料32均位于位线接触孔11内，而位线接触插塞30上表面可以高于衬底10上表面。
在一个实施例中，位线接触插塞30包括多晶硅31。多晶硅31具有离子掺杂，以此满足导电需求，多晶硅31可掺杂磷(P)。具体的，位线接触插塞30仅由掺杂离子的多晶硅31组成。
在一个实施例中，如图1所示，半导体结构还包括：第二隔离层70，第二隔离层70位于字线20上；字线表面层60，字线表面层60位于第二隔离层70内，第二隔离层70覆盖字线表面层60的侧壁和底壁；其中，位线接触插塞30位于相邻两个第二隔离层70之间。字线表面层60和第二隔离层70也填充在衬底10内，以将字线20埋入衬底10内，并实现绝缘隔离作用。
在一个实施例中，半导体结构还包括：氮化层，氮化层位于第二隔离层70与字线20之间，从而避免字线20的金属材料扩散到第二隔离层70内。
需要说明的是，氮化层的厚度小于第二隔离层70的厚度。其中，氮化层可以包括氮化硅，第二隔离层70可以包括氧化硅。
在一个实施例中，字线表面层60包括氮化硅，即第二隔离层70与字线表面层60可以形成氧化硅-氮化硅-氧化硅的ONO层结构。
在一个实施例中，第一隔离层40的底端高于第二隔离层70的底端。
在一个实施例中，第二隔离层70的厚度大于第三隔离层80的厚度。
在一个实施例中，第一隔离层40与第二隔离层70相接触。
在一个实施例中，如图1所示，半导体结构还包括：第三隔离层80，第三隔离层80位于衬底10内，且覆盖字线20的侧壁和底壁；其中，第三隔离层80的顶端与第二隔离层70的底端相接触。
需要说明的是，第三隔离层80包括氧化硅层和功函数层，功函数层与字线20相接触，氧化硅层与衬底10相接触。
在一个实施例中，如图1所示，半导体结构还包括：电容器90，电容器90位于衬底10上。电容器90与位线50分别位于字线20的两侧。
本发明的一个实施例还提供了一种半导体结构的制造方法，请参考图2，半导体结构的制造方法包括：
S101，提供衬底10；
S103，在衬底10内形成字线20，相邻两个字线20之间形成位线接触孔11；
S105，在位线接触孔11的侧壁上形成第一隔离层40；
S107，在第一隔离层40内形成位线接触插塞30，第一隔离层40覆盖位线接触插塞30的侧壁。
本发明一个实施例的半导体结构的制造方法通过在位线接触孔11的侧壁上覆盖有第一隔离层40，并在第一隔离层40内形成位线接触插塞30，从而使得位线接触插塞30和位线接触孔11的侧壁之间形成有第一隔离层40，第一隔离层40可以降低位线接触插塞30与字线20之间的耦合效应，以此改善半导体结构的性能。
需要说明的是，对于字线20的具体成型方法此处不作限定，可以根据相关技术中的方法形成。
例如，在衬底10内刻蚀出沟槽，在沟槽的槽壁上覆盖第三隔离层80，然后将导电材料填充到第三隔离层80内，以此形成字线20。其中，第三隔离层80可以包括氧化硅层和功函数层，即先在沟槽的槽壁上覆盖氧化硅层，然后用功函数层覆盖氧化硅层，最后在功函数层内形成字线20。
具体的，字线20可以包括氮化钨(WN)、氮化钼(MoN)、氮化钛(TIN)、氮化钽(TaN)、氮化钛硅(TiSiN)，氮化钽硅(TaSiN)或钨(W)中的至少一种。
在一个实施例中，半导体结构的制造方法包括：在位线接触插塞30上形成位线50，以及在衬底10上形成电容器90。
在一个实施例中，位线50可以包括氮化钨(WN)、氮化钼(MoN)、氮化钛(TIN)、氮化钽(TaN)、氮化钛硅(TiSiN)，氮化钽硅(TaSiN)或钨(W)中的至少一种。
在一个实施例中，形成位线接触插塞30，包括：在第一隔离层40内覆盖多晶硅31，多晶硅31覆盖位线接触孔11；在多晶硅31上覆盖金属材料32；在金属材料32上覆盖多晶硅31。
位线接触插塞30由三层材料形成，首先在第一隔离层40内填充多晶硅31，即形成下层多晶硅31，下层多晶硅31均位于位线接触孔11内，然后在下层多晶硅31上覆盖金属材料32，金属材料32也均位于位线接触孔11内，此时金属材料32不高于衬底10上表面，最后在金属材料32上方覆盖多晶硅31，以形成上层多晶硅31。
需要说明的是，形成的多晶硅31具有离子掺杂，其中，可以将具有离子掺杂的多晶硅材料直接填充到第一隔离层40内，或者，先填充未掺杂离子的多晶硅，待多晶硅填充完成后，进行离子注入，以此形成具有离子掺杂的多晶硅31，具体形成方式此处不作限定，可以根据实际需求进行选择。
在一个实施例中，多晶硅31可掺杂磷(P)，在其它实施例中，掺杂元素也可以为硼(B)、砷(As)或其他离子，两层多晶硅31的离子掺杂浓度可以均相等。或者，两层多晶硅31的离子掺杂浓度也可以不相等，例如，下层多晶硅31的离子掺杂浓度高于上层多晶硅31的离子掺杂浓度，上层多晶硅31的离子掺杂浓度可以为1E20～1E21，下层多晶硅31的离子掺杂浓度可以为5E20～5E21。
在一个实施例中，金属材料32可以是铜(Cu)、铝(Al)、钨(W)或其合金等。
在一个实施例中，形成位线接触插塞30，包括：在第一隔离层40内填充多晶硅31，即仅由多晶硅31形成位线接触插塞30，多晶硅31可掺杂磷(P)。
在一个实施例中，在形成第一隔离层40之前，还包括：在字线20上形成第二隔离层70；在第二隔离层70内形成字线表面层60，第二隔离层70覆盖字线表面层60的侧壁和底壁。
结合图3所示，在衬底10内形成沟槽，并在沟槽的下部形成第三隔离层80和字线20，然后在第三隔离层80和字线20的上表面形成第二隔离层70，第二隔离层70覆盖沟槽的侧壁以及第三隔离层80和字线20的上表面。
需要说明的是，在形成第二隔离层70之前，可以在字线20的上表面形成氮化层，然后在氮化层上形成第二隔离层70，第二隔离层70与第三隔离层80的氧化硅层相连接，第二隔离层70可以包括氧化硅。氮化层可以包括氮化硅。其中，氮化层可以采用远距离等离子体渗氮(remote plasma nitridition，RPN)工艺形成。
结合图4所示，在第二隔离层70内形成字线表面层60。字线表面层60包括氮化硅。
需要说明的是，第三隔离层80、第二隔离层70以及字线表面层60可以通过采用物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical VaporDeposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺形成。在形成后可以采用蚀刻或者化学机械研磨(Chemical Mechanical Polishing，CMP)进行相应的处理，以得到图3和图4中的结构，此处不作限定，可以根据实际需求进行选择。
在一个实施例中，形成第一隔离层40，包括：在衬底10上形成开口12，且露出第二隔离层70，开口12作为位线接触孔11；在开口12的侧壁形成第一隔离层40。
结合图5，在图4的基础上，在两个第二隔离层70之间形成开口12，在开口12内形成第一隔离层40。
具体的，第一隔离层40可以通过采用物理气相沉积(Physical VaporDeposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺形成。本实施例中，采用原子层沉积工艺在位线接触孔11沉积一层隔离层，通过刻蚀去除位线接触孔11底部隔离层和衬底上表面的隔离层，保留位线接触孔11侧壁的隔离层，形成第一隔离层40，以此形成图5所示的结构。结合图6所示，在第一隔离层40内依次填充多晶硅31、金属材料32以及多晶硅31，从而形成位线接触插塞30，并在位线接触插塞30上形成位线50，以及在衬底10上形成电容器90，从而形成图1所示的半导体结构。
需要说明的是，第一隔离层40包括氧化硅层和氮化硅层，即首先在位线接触孔11的侧壁(即开口12的侧壁)上形成氧化硅层，然后在氧化硅层的侧壁上形成氮化硅层，最后在氮化硅层内形成位线接触插塞30。其中，氮化硅层的厚度可以为1nm-3nm。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本发明旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和示例实施方式仅被视为示例性的，本发明的真正范围和精神由前面的权利要求指出。
应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。

Claims (11)

1.一种半导体结构，其特征在于，包括：
衬底；
字线，所述字线位于所述衬底内，相邻两个所述字线之间具有位线接触孔；
位线接触插塞，所述位线接触插塞位于所述位线接触孔内；
第一隔离层，所述第一隔离层位于所述位线接触孔的侧壁，且覆盖所述位线接触插塞的侧壁；
所述第一隔离层包括氮化硅层，所述氮化硅层与所述位线接触插塞相接触，所述位线接触插塞包括上层多晶硅、金属材料以及下层多晶硅，所述氮化硅层覆盖所述上层多晶硅和所述金属材料，不覆盖所述下层多晶硅。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一隔离层还包括氧化硅层，所述氧化硅层与所述位线接触孔的侧壁相接触。
3.根据权利要求1所述的半导体结构，其特征在于，所述第一隔离层的底端与所述位线接触插塞的底端平齐，和/或，所述第一隔离层不低于所述衬底上表面。
4.根据权利要求1至3中任一项所述的半导体结构，其特征在于，所述金属材料不高于所述衬底上表面。
5.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
第二隔离层，所述第二隔离层位于所述字线上；
字线表面层，所述字线表面层位于所述第二隔离层内，所述第二隔离层覆盖所述字线表面层的侧壁和底壁；
其中，所述位线接触插塞位于相邻两个所述第二隔离层之间。
6.根据权利要求5所述的半导体结构，其特征在于，所述半导体结构还包括：
氮化层，所述氮化层位于所述第二隔离层与所述字线之间。
7.根据权利要求5所述的半导体结构，其特征在于，所述第一隔离层的底端高于所述第二隔离层的底端。
8.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
电容器，所述电容器位于所述衬底上。
9.一种半导体结构的制造方法，其特征在于，包括：
提供衬底；
在所述衬底内形成字线，相邻两个所述字线之间形成位线接触孔；
在所述位线接触孔的侧壁上形成第一隔离层，所述第一隔离层包括氮化硅层；
在所述第一隔离层内形成位线接触插塞，所述第一隔离层覆盖所述位线接触插塞的侧壁；
形成所述位线接触插塞，包括：
在所述第一隔离层内覆盖多晶硅，所述多晶硅覆盖所述位线接触孔，以形成下层多晶硅；
在所述多晶硅上覆盖金属材料；
在所述金属材料上覆盖多晶硅，以形成上层多晶硅，所述氮化硅层覆盖所述上层多晶硅和所述金属材料，不覆盖所述下层多晶硅。
10.根据权利要求9所述的半导体结构的制造方法，其特征在于，在形成第一隔离层之前，还包括：
在所述字线上形成第二隔离层；
在所述第二隔离层内形成字线表面层，所述第二隔离层覆盖所述字线表面层的侧壁和底壁。
11.根据权利要求10所述的半导体结构的制造方法，其特征在于，形成所述第一隔离层，包括：
在所述衬底上形成开口，且露出所述第二隔离层，所述开口作为所述位线接触孔；
在所述开口的侧壁形成所述第一隔离层。
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