CN109148376B - 存储器及其形成方法、半导体器件 - Google Patents

存储器及其形成方法、半导体器件 Download PDF

Info

Publication number
CN109148376B
CN109148376B CN201710508179.5A CN201710508179A CN109148376B CN 109148376 B CN109148376 B CN 109148376B CN 201710508179 A CN201710508179 A CN 201710508179A CN 109148376 B CN109148376 B CN 109148376B
Authority
CN
China
Prior art keywords
contact
region
mask
layer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710508179.5A
Other languages
English (en)
Other versions
CN109148376A (zh
Inventor
不公告发明人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN201710508179.5A priority Critical patent/CN109148376B/zh
Publication of CN109148376A publication Critical patent/CN109148376A/zh
Application granted granted Critical
Publication of CN109148376B publication Critical patent/CN109148376B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供了一种存储器及其形成方法、半导体器件。利用对应字线图形的第一掩膜层自对准地形成掩膜支撑体和牺牲层，并结合第二掩膜层自对准地形成一空腔，以界定出存储节点接触和位线接触的形成区域，进而在掩膜支撑体和牺牲层的隔离屏障的作用下，能够在空腔中依次形成存储节点接触和位线接触。即，在形成存储节点接触和位线接触的过程中，仅利用了一道光刻工艺，减少了光刻工艺的执行次数，避免了由于多次光刻工艺而产生较大位移偏差的问题，进而可减小存储节点接触和存储节点接触区之间、以及位线接触和位线接触区之间的接触电阻。

Description

存储器及其形成方法、半导体器件
技术领域
本发明涉及半导体技术领域，特别涉及一种存储器及其形成方法、半导体器件。
背景技术
存储器通常包括存储电容器以及连接到所述存储元件的存储晶体管，所述存储电容器用来存储代表存储信息的电荷。所述存储晶体管中形成有源区、漏区和栅极，所述栅极用于控制所述源区和漏区之间的电流流动，并连接至字线，所述源区用于构成位线接触区，以连接至位线，所述漏区用于构成存储节点接触区，以连接至存储电容器。
通常，在形成字线之后，还需在所述位线接触区上需形成一位线接触，进而通过所述位线接触连接至所述位线，以及，在存储节点接触区上需形成一存储节点接触，进而通过所述存储节点接触连接至所述存储电容器。目前，在形成位线接触和存储节点接触时，两者是分别制备的。例如，首先执行光刻工艺和刻蚀工艺，以形成对应位线接触区的第一接触孔；接着，在所述第一接触孔中填充位线接触材料，以形成位线接触；再接着，再次执行光刻工艺和刻蚀工艺，以形成对应存储节点接触区的第二接触孔；最后，在所述第二接触孔中填充存储节点接触材料，以形成存储节点接触。由此可见，在形成位线接触和存储节点接触时需利用多次光刻工艺形成。
此外，对应位线接触区的第一接触孔和对应存储节点接触区的第二接触孔之间距离较近，为使所形成的位线接触和存储节点接触之间能够相互电隔离，一方面，需使所形成的第一接触孔和第二接触孔的尺寸控制在较小的范围内；另一方面，还需通过严格控制光刻工艺的对准精确，减小位移偏差，从而在避免第一接触孔和第二接触孔相互接壤的基础上，确保所形成的接触孔能够对应其相应的接触区，进而使形成在第一接触孔中的位线接触和位线接触区之间具备较小的接触电阻，以及形成在第二接触孔中的存储节点接触和存储节点接触区之间也具备较小的接触电阻。
因此，在现有的位线接触和存储节点接触的形成方法中需利用多道的光刻工序；并且，其光刻工艺窗口较小，极易使位线接触和位线接触区之间以及存储节点接触和存储节点接触区之间产生较大的接触电阻。
发明内容
本发明的目的在于提供一种存储器的形成方法，以解决现有的形成方法中，需利用到多次的光刻工艺，不仅使制备成本较高，并且易产生位移偏差，进而导致位线接触和位线接触区之间以及存储节点接触和存储节点接触区之间产生较大的接触电阻的问题。
为解决上述技术问题，本发明提供一种存储器的形成方法，包括：
提供一衬底，所述衬底上定义有多个相对于预定方向倾斜排布的有源区，以及在所述有源区之间的隔离结构，所述有源区上定义有至少一用于形成位线接触区的第一区域和一用于形成存储节点接触区的第二区域，在所述预定方向上，分别对应不同有源区的所述第一区域和两个所述第二区域紧邻排布，以构成一接触区数组，在所述接触区数组中，两个所述第二区域分别布置在所述第一区域的两侧；
形成一第一掩膜层在所述衬底上，所述第一掩膜层中形成有多个对应字线且沿所述预定方向延伸的第一开口，并形成多条字线在对应所述第一开口的所述衬底中，所述字线的表面不高于所述衬底的表面，在两条相邻的所述字线之间对应有多组所述接触区数组，在垂直于所述预定方向上，相邻的所述接触区数组分别布置在所述字线的两侧；
形成一掩膜支撑体在所述第一开口中以覆盖所述字线，所述掩膜支撑体的表面高于所述衬底的表面；
以所述第一掩膜层作为牺牲层，或者去除所述第一掩膜层并在对应所述第一掩膜层的区域中形成牺牲层；
形成一第二掩膜层在所述牺牲层和所述掩膜支撑体上，所述第二掩膜层中形成有一第二开口以暴露出所述第一区域中的所述牺牲层，并通过所述第二开口去除部分所述牺牲层，以形成一大于所述第二开口的空腔，所述空腔中暴露有所述衬底的所述接触区数组；
通过所述第二开口填充一第一导电层在所述空腔中的第二区域中，且所述第一导电层与所述第二区域的衬底电性连接，以构成存储节点接触，在所述空腔中的两个所述存储节点接触和所述掩膜支撑体共同界定出一凹槽，通过所述凹槽暴露出所述第一区域的衬底；以及，
在所述凹槽的侧壁上形成一间隔绝缘层，并在所述凹槽中填充第二导电层，所述第二导电层与所述第一区域的衬底电性连接，以构成位线接触。
可选的，利用所述第一掩膜层形成所述掩膜支撑体的方法包括：
以所述第一掩膜层为掩膜刻蚀所述衬底，以形成一对应所述第一开口的字线沟槽在所述衬底中；
填充字线材料在所述字线沟槽中，以形成沿所述第一方向延伸的所述字线，所述字线的表面不高于所述衬底的表面；及，
填充一支撑材料层在所述字线沟槽和所述第一开口中，以形成所述掩膜支撑体。
可选的，所述第二开口在第一方向上的尺寸，大于等于所述第一区域在第一方向上的尺寸，且小于所述接触区数组中两个所述第二区域的间距所对应的尺寸。
可选的，所述第二开口在垂直于第一方向上的尺寸，小于两个相邻的所述掩膜支撑体在相互背离的两个侧壁之间的距离，且大于等于两个相邻的所述掩膜支撑体在相互靠近的两个侧壁之间的距离。
可选的，所述空腔的形成方法包括：
以所述第二掩膜层为掩膜执行第一次刻蚀工艺，以沿着高度方向刻蚀暴露出的牺牲层，从而形成一对应所述第二开口的沟槽在所述牺牲层中；及，
执行第二次刻蚀工艺，使刻蚀剂通过所述第二开口并沿着垂直于高度方向横向刻蚀所述牺牲层，以形成所述空腔。
可选的，在所述第二次刻蚀工艺中，对所述掩膜支撑体和所述牺牲层的刻蚀选择比为1:10～1:10000。
可选的，形成所述存储节点接触并构成所述凹槽的方法包括：
通过所述第二开口填充第一导电层在所述空腔中；及，
以所述第二掩膜层为掩膜刻蚀所述第一导电层，以暴露出所述第一区域的衬底表面，并使刻蚀后的第一导电层布置在所述空腔中的两个所述第二区域上，以形成所述存储节点接触，所述存储节点接触与所述掩膜支撑体共同界定出所述凹槽。
可选的，在形成所述存储节点接触之后，还包括：
刻蚀暴露出的所述第一区域的衬底，以在所述衬底中形成一凹陷。
可选的，在去除所述第一掩膜层之后，并在对应所述第一掩膜层的区域中形成牺牲层之前，还包括：
对暴露出的所述衬底执行离子掺杂工艺，以在所述第一区域的衬底中形成位线接触区，以及在所述第二区域的衬底中形成存储节点接触区。
可选的，通过所述第二开口去除部分所述牺牲层以形成所述空腔时，在所述预定方向上的两个相邻的所述接触区数组之间保留有所述牺牲层。
本发明的又一目的在于，提供一种存储器，包括：
一衬底，所述衬底上定义有多个相对于预定方向倾斜排布的有源区，以及在所述有源区之间的隔离结构所述有源区上形成有一位线接触区和至少一存储节点接触区，在所述预定方向上，分别对应不同有源区的所述位线接触区和两个所述存储节点接触区紧邻排布，以构成一接触区数组，在所述接触区数组中，两个所述存储节点接触区分别布置在所述位线接触区的两侧；
多条字线，形成在所述衬底中并沿所述预定方向延伸，在两条相邻的所述字线之间对应有多组所述接触区数组，在垂直于所述预定方向上，相邻的所述接触区数组分别布置在所述字线的两侧；
掩膜支撑体，形成在所述衬底上并对准地覆盖所述字线，且所述掩膜支撑体的表面高于所述衬底的表面，用于规范在所述接触区数组上的第一空间由所述位线接触区往所述存储节点接触区的扩张方向，所述第一空间包含第二空间，对准于所述位线接触区上；
多个存储节点接触，形成在所述第一空间中的所述存储节点接触区上，并与所述存储节点接触区电性连接，在所述第一空间中的两个所述存储节点接触和所述掩膜支撑体共同界定出所述第二空间；
一间隔绝缘层，位于所述第二空间中，所述间隔绝缘层至少形成于所述存储节点接触的侧壁上并且连接至所述隔离结构；以及，
一位线接触，沿着所述间隔绝缘层的侧壁填充在所述第二空间中，并与所述位线接触区电性连接。
可选的，在对应所述位线接触区的所述衬底中形成有一凹陷，所述位线接触延伸至所述凹陷中并与所述位线接触区电性连接。
可选的，所述存储器还包括：一牺牲层，形成在两个相邻的所述接触区数组之间，并与所述掩膜支撑体共同界定出所述第一空间，每一的所述第一空间中对应有一组所述接触区数组。
可选的，所述存储节点接触、所述间隔绝缘层与所述位线接触不高于所述掩膜支撑体的表面。
本发明的另一目的在于，提供一种半导体器件，包括：
一衬底，所述衬底上形成有一第一接触区和多个第二接触区，其中，一个所述第一接触区和至少两个的所述第二接触区紧邻排布，以构成一接触区数组，所述接触区数组呈阵列式排布，且在所述接触区数组中，所述第一接触区布置在两个所述第二接触区之间的中间位置；
掩膜支撑体，形成在所述衬底上，所述掩膜支撑体包含多条隔离实线，所述隔离实线的表面高于所述衬底的上表面，用于规范在所述接触区数组上的第一空间由所述第一接触区往所述第二接触区的扩张方向，所述第一空间包含第二空间，对准于所述第一接触区上，所述隔离实线隔离在不同列位置的所述接触区数组；
多个第一接触，位于所述第一空间中的所述第二接触区上，在所述第一空间中的两个所述第一接触和所述隔离实线共同界定出所述第二空间；
一间隔绝缘层，位于所述第二空间中且至少形成于所述第一接触的侧壁上，所述间隔绝缘层包含多条隔离虚线，位于所述隔离实线之间，所述隔离虚线隔离所述接触区数组中的所述第一接触区与所述第二接触区；以及，
一第二接触，沿着所述间隔绝缘层的侧壁填充在所述第二空间中，并位于所述第一接触区上。
可选的，在对应所述第二空间的所述衬底中形成有一凹陷，所述间隔绝缘层与所述第二接触延伸至所述凹陷中。
可选的，所述存储器还包括：一牺牲层，形成在两个相邻的所述接触区数组之间，并与所述隔离实线共同界定出一第一空间，所述第一空间中对应有一组所述接触区数组，所述牺牲层隔离在不同行位置的所述接触区数组。
可选的，所述掩膜支撑体、所述牺牲层、所述第一接触、所述间隔绝缘层与所述第二接触为同层结构并提供一包含所述隔离实线表面的连续表面。
在本发明提供的存储器的形成方法中，在通过第一掩膜层形成字线之后，直接利用所述第一掩膜层形成掩膜支撑体，在垂直于字线的延伸方向上，所述掩膜支撑体作为相邻的接触区数组之间的隔离屏障；接着，形成牺牲层和第二掩膜层，所述第二掩膜层不仅具备掩膜作用，同时还利用第二掩膜层中的第二开口形成空腔，所述空腔用于界定出存储节点接触和位线接触的形成区域；进而，可利用所述空腔自对准地形成存储节点接触和位线接触。可见，本发明提供的形成方法中，在以所述第一掩膜层为掩膜形成字线之后，创造性的利用所述第一掩膜层自对准地形成掩膜支撑体和牺牲层，同时结合相应的刻蚀工艺，使所形成的空腔能够自对准地定义出存储节点接触和位线接触的形成区域；并且，在形成存储节点接触和位线接触的过程中，仅需利用一次光刻工艺形成第二掩膜层，从而可通过第二掩膜层形成所述空腔，以及在所述空腔中自截断的填充第一导电层和第二导电层，进而形成存储节点接触和位线接触。与现有的存储节点接触和位线接触的形成方法相比，本发明的形成方法中，可有效减小光刻工艺的执行次数，从而可减小由于光刻工艺而产生位移偏差，并且，本发明中的存储节点接触和位线接触能够自对准地形成在相应的区域上，从而可改善位线接触和位线接触区之间以及存储节点接触和存储节点接触区之间的接触电阻。
附图说明
图1为本发明实施例一中的存储器的形成方法的流程示意图；
图2a本发明实施例一中存储器的形成方法在其执行步骤S100时的俯视图；
图2b为图2a所示的本发明实施例一中存储器的形成方法在其执行步骤S100时沿AA’和BB’方向的剖面图；
图3a本发明实施例一中存储器的形成方法在其执行步骤S200时的俯视图；
图3b-3c为图3a所示的本发明实施例一中存储器的形成方法在其执行步骤S200过程中沿AA’和BB’方向的剖面图；
图4a本发明实施例一中存储器的形成方法在其执行步骤S300时的俯视图；
图4b为图4a所示的本发明实施例一中存储器的形成方法在其执行步骤S300时沿AA’和BB’方向的剖面图；
图5a本发明实施例一中存储器的形成方法在其执行步骤S400时的俯视图；
图5b和图5c为图5a所示的本发明实施例一中存储器的形成方法在其执行步骤S400过程中沿AA’和BB’方向的剖面图；
图6a本发明实施例一中存储器的形成方法在其执行步骤S500时的俯视图；
图6b-图6d为图6a所示的本发明实施例一中存储器的形成方法在其执行步骤S500过程中沿AA’和BB’方向的剖面图；
图7a本发明实施例一中存储器的形成方法在其执行步骤S600时的俯视图；
图7b和图7c为图7a所示的本发明实施例一中存储器的形成方法在其执行步骤S600过程中沿AA’和BB’方向的剖面图；
图8a本发明实施例一中存储器的形成方法在其执行步骤S700时的俯视图；
图8b和图8c为图8a所示的本发明实施例一中存储器的形成方法在其执行步骤S700过程中沿AA’和BB’方向的剖面图；
图9a为本发明实施例二中的存储器的俯视图；
图9b为图9a所示的本发明实施例二中的存储器沿AA’和BB’方向的剖面图；
图10a为本发明实施例三中的半导体器件的俯视图；
图10b为图10a所示的本发明实施例三中的半导体器件中第一接触区和第二接触区的分布示意图；
其中，附图标记如下：
100-衬底；
110-有源区；
111-第一区域；
111a-位线接触区；
112-第二区域；
112a-存储节点接触区；
113/113a-接触区数组；
120-隔离结构；
210-第一掩膜层；
211-第一开口；
220-字线；
220a-字线沟槽；
310-掩膜支撑体；
410-牺牲层；
411-沟槽；
510-第二掩膜层；
511-第二开口；
610-空腔；
710-存储节点接触；
720-凹槽；
810-间隔绝缘层；
820-位线接触；
910-第一空间；
920-第二空间；
10-衬底；
11-第一接触区；
12-第二接触区；
13-接触区数组；
21-隔离实线；
31-牺牲层；
41-第一空间；
42-第二空间；
51-第一接触；
61-隔离虚线；
62-第二接触。
具体实施方式
如背景技术所述，目前在制备位线接触和存储节点接触的接触数组时，需分别执行光刻工艺，以分别定义出所述位线接触和存储节点接触的形成区域，而执行多次的光刻工艺直接导致制备成本的增加。以及，在经过多次的光刻工艺后，由于多次光刻工艺所产生的多次位置偏移的相互叠加，常常使所形成的位线接触和位线接触区之间以及存储节点接触和存储节点接触区之间产生较大的位置偏差，进而会对电性连接造成影响而产生较大的接触电阻，这将直接会对存储器的性能造成影响。尤其是，随着器件尺寸的不断缩减，由于光刻工艺精度的限制而导致接触异常的问题将更加明显。
为此，本发明提供了一种存储器的形成方法，图1为本发明实施例一中的存储器的形成方法的流程示意图，如图1所示，所述形成方法包括：
步骤S100，提供一衬底，所述衬底上定义有多个相对于第一方向倾斜排布的有源区以及在所述有源区之间的隔离结构，所述有源区上定义有一用于形成位线接触区的第一区域和至少一用于形成存储节点接触区的第二区域，多个所述有源区交错排布，使所述第一区域沿所述第一方向与两个对应不同有源区的第二区域紧邻排布，以构成一接触区数组，在所述接触区数组中，两个所别述第二区域分布置在所述第一区域的两侧；
步骤S200，形成一第一掩膜层在所述衬底上，所述第一掩膜层中形成有多个对应字线且沿所述第一方向延伸的第一开口，利用所述第一掩膜层形成多条字线在对应所述第一开口的衬底中，所述字线的表面不高于所述衬底的表面，在两条相邻的所述字线之间对应有多组所述接触区数组，在垂直于所述第一方向上的相邻的接触区数组分别位于所述字线的两侧；
步骤S300，形成一掩膜支撑体在所述第一开口中以覆盖所述字线，所述掩膜支撑体的表面高于所述衬底的表面；
步骤S400，以所述第一掩膜层作为牺牲层，或者去除所述第一掩膜层并在对应所述第一掩膜层的区域中形成牺牲层；
步骤S500，形成一第二掩膜层在所述牺牲层和所述掩膜支撑体上，所述第二掩膜层中形成有一第二开口以暴露出所述第一区域中的所述牺牲层，并通过所述第二开口去除部分所述牺牲层，以形成一大于所述第二开口的空腔，所述空腔中暴露有所述衬底的所述接触区数组；
步骤S600，通过所述第二开口填充一第一导电层在所述空腔中的第二区域中，且所述第一导电层与所述第二区域的衬底电性连接，以构成存储节点接触，在所述空腔中的两个所述存储节点接触和所述掩膜支撑体共同界定出一凹槽，通过所述凹槽暴露出所述第一区域的衬底；
步骤S700，在所述凹槽的侧壁上形成一间隔绝缘层，并在所述凹槽中填充第二导电层，所述第二导电层与所述第一区域的衬底电性连接，以构成位线接触。
本发明提供的存储器的形成方法中，在利用第一掩膜层形成字线之后，直接利用所述第一掩膜层形成掩膜支撑体，同时在掩膜支撑体之间直接形成牺牲层；接着，在所述牺牲层和所述掩膜支撑体上形成第二掩膜层，从而可利用第二掩膜层并结合相应的刻蚀工艺，形成对应接触区数组的空腔，通过所述空腔定有出存储节点接触和位线接触的形成区域；接着，再次利用第二掩膜层形成存储节点接触，并在形成存储节点接触之后，可直接利用存储节点接触的侧壁依次形成间隔绝缘层和位线接触。由此可见，本发明提供的形成方法中，在利用第一掩膜层形成字线之后，直接利用第一掩膜层形成掩膜支撑体，以构成空腔的一部分侧壁；接着，仅需通过一道光刻工艺并结合相应的刻蚀工艺，在第一方向上的相邻的接触区数组之间形成牺牲层，以构成空腔的另一分布侧壁，使对应所述接触区数组的衬底能够暴露在所述空腔中，进而可利用空腔依次形成存储节点接触和位线接触。也就是说，本发明中，在形成字线之后，仅利用了一道光刻工艺自对准地形成存储节点接触和位线接触，相比于传统的形成方法，本发明提供的方法中，减少了光刻工艺的执行次数，进而，可减小由于多次光刻工艺而导致的图形偏差的问题，确保所形成的位线接触和位线接触区之间，以及存储节点接触和存储节点接触区之间具有较小的接触电阻。
以下结合附图和具体实施例对本发明提出的存储器及其形成方法、半导体器件作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
图2a本发明实施例一中存储器的形成方法在其执行步骤S100时的俯视图；图2b为图2a所示的本发明实施例一中存储器的形成方法在其执行步骤S100时沿AA’和BB’方向的剖面图。
步骤S100中，结合图2a和图2b所示，提供一衬底100，所述衬底100上定义有多个相对于预定方向倾斜排布的有源区110，所述有源区110上定义有一用于形成位线接触区的第一区域111和一用于形成存储节点接触区的第二区域112。在所述预定方向(Y方向)上，分别对应不同有源区110的一个所述第一区域111和两个所述第二区域112紧邻排布，以构成一接触区数组113。在所述接触区数组113中，两个所述第二区域112分别布置在所述第一区域111的两侧。本实施例中，以预定方向为第一方向(Y方向)，以及相对于预定方向倾斜的方向为第二方向(Z方向)为例进行解释说明。
具体参考图2a所示，多个所述有源区110相对于第一方向倾斜延伸(即沿第二方向延伸)。具体的，所述有源区的延伸方向(第二方向)与第一方向之间的锐角夹角可以为50°～70°，例如为60°。进一步的，所述有源区110中定义有一个第一区域111和两个第二区域112，两个所述第二区域112延伸在所述第二方向上且位于所述第一区域111的两侧。具体的，可根据所述有源区110的延伸方向，定义出一垂直于其延伸方向(第二方向)的中心线，并可根据所述中心线界定出所述第一区域111，即，所述第一区域111对应所述中心线的位置，以及，第二区域112位于所述位第一区域111的两侧。
进一步的，本实施例中，多个所述有源区110交错排布，从而使分布对应三个不同有源区的第一区域111和两个第二区域112，能够沿着第一方向紧邻排布，以构成所述接触区数组113。其中，所述有源区110用于形成存储单元，所述存储单元例如可以为存储晶体管。在后续的工艺制程中，可对所述第一区域111和第二区域112的衬底执行离子掺杂工艺，以分别形成离子掺杂区，对应第一区域111的离子掺杂区可构成所述存储晶体管的源区，进而可构成存储器的位线接触区；对应第二区域112的离子掺杂区可构成所述存储晶体管的漏区，进而可构成存储器的存储节点接触区。其中，所述离子掺杂工艺可以在形成字线之前执行，也可以在形成字线之后执行，此处不做限制。本实施例中，一个有源区110中定义有一个第一区域111和两个存第二区域112，所述第二区域112在垂直于第二方向上位于所述第一区域111的两侧。
继续参考图2b所示，在AA’方向上的剖面图即为沿着第二方向有源区110示意图；在BB’方向上的剖面图即为沿着第一方向接触区数组113的剖面示意图。进一步的，在衬底100中还形成有多个隔离结构120，所述隔离结构120位于有源区110的外围，用于对相邻的有源区110进行隔离。其中，所述隔离结构120可以为沟槽隔离结构。
图3a本发明实施例一中存储器的形成方法在其执行步骤S200时的俯视图；图3b-3c为图3a所示的本发明实施例一中存储器的形成方法在其执行步骤S200过程中沿AA’和BB’方向的剖面图。
在步骤S200中，参考图3a-3c所示，形成一第一掩膜层210在所述衬底100上，所述第一掩膜层210中形成有多个对应字线220且沿所述第一方向(Y方向)延伸的第一开口211，利用所述第一掩膜层210形成多条字线220在对应所述第一开口211的衬底100中，所述字线220的表面不高于所述衬底100的表面，在两条相邻的所述字线220之间对应有多组所述接触区数组113，在垂直于所述第一方向上(X方向上)的相邻的接触区数组113分别位于所述字线220的两侧。
如图3a所示，在形成所述字线220之后，在两条相邻的所述字线220之间对应有多组所述接触区数组113，以及，在垂直于所述第一方向上(X方向上)的相邻的接触区数组113分别位于所述字线220的两侧。可以理解的是，沿着第一方向(Y方向)，多组接触区数组113沿着第一方向(Y方向)顺序排布。其中，在垂直于第一方向上(即，垂直于Y方向的X方向上)，两个相邻的接触区数组113分别位于所述字线220的两侧，从而，后续的工艺中，可通过在字线220上形成一隔离层，使两个相邻的接触区数组113可通过所述隔离层进行隔离，确保后续形成在接触区数组113上的接触数组能够相互隔离。
进一步的，所述第一掩膜层210可利用光刻工艺和刻蚀工艺形成，例如：首先，在所述衬底上形成掩膜材料层；接着，利用光刻工艺，在所述掩膜材料层上形成一图形化的光刻胶，所述图形化的光刻胶对应后续需形成的字线的图形；接着，利用刻蚀工艺，以所述光刻胶为掩膜刻蚀所述掩膜材料层以形成第一掩膜层210。可选的方案中，在形成所述第一掩膜层210之后，可进一步执行灰化工艺去除所述光刻胶。
本实施例中，所述字线220为掩埋字线，通过所述第一掩膜层210定义出字线220的图形，并可结合刻蚀工艺和沉积工艺直接形成所述字线220。具体的，所述字线220的形成方法可参考如下步骤：
第一步骤，具体参考图3a和图3b所示，形成第一掩膜层210在所述衬底100上，所述第一掩膜层210上形成有多个第一开口211以暴露出对应字线的所述衬底100；本实施例中，需形成的字线220为沿着第一方向(Y方向)延伸，因此，所述第一开口211相应的也沿着第一方向延伸；
第二步骤，继续参考图3b所示，以所述第一掩膜层210为掩膜刻蚀所述衬底100，以形成一字线沟槽220a在所述衬底100中；
第三步骤，具体参考图3a和图3c所示，在所述字线沟槽220a中填充字线材料，以形成沿所述第一方向(Y方向)延伸的字线220；具体的，在该步骤中，为确保所形成的字线220的表面不高于所述衬底100的表面，则在沉积有字线材料之后，还可进一步结合回刻蚀工艺，以控制所形成的字线220的高度。
由于所述字线220的表面不高于所述衬底100的表面，从而，在后续的工艺中，当直接利用第一掩膜层210的第一开口211，直接在字线220上形成掩膜支撑体时，可确保所形成的掩膜支撑体能够完全覆盖所述字线220，避免字线220的侧壁被暴露出，进而，可防止字线220与后续所形成的位线接触以及存储节点接触电连接。
进一步的，所述字线材料包括一介质层和一导电层，在填充所述字线材料时，具体可先在所述字线沟槽220的底部和侧壁上形成所述介质层，接着在所述介质层上形成所述导电层。其中，所述介质层例如为氧化层、氮化层或氮氧化层等；所述导电层例如可以为多晶硅层或者金属层等。
此外，如图3a所示，所形成的字线220与有源区110相交，从而可使有源区110上的存储晶体管的栅极连接至相应的字线220上。可以理解的是，本实施例中，存储晶体管的栅极和所述字线同时形成，即，位于有源区110中的字线材料同时构成存储晶体管的栅极和字线。进一步的，所述栅极形成在所述第一区域111和所述第二区域112之间。
图4a本发明实施例一中存储器的形成方法在其执行步骤S300时的俯视图；图4b为图4a所示的本发明实施例一中存储器的形成方法在其执行步骤S300时沿AA’和BB’方向的剖面图。
在步骤S300中，具体参考图4a和图4b所示，形成一掩膜支撑体310在所述第一开口211中以覆盖所述字线220，所述掩膜支撑体310的表面高于所述衬底100的表面。
即，直接利用第一掩膜层210中已经形成的第一开口，自对准地形成掩膜支撑体310，所述掩膜支撑体310不仅能够完全覆盖所述字线220，避免字线220与其他的器件电性连接；并且，所述掩膜支撑体310的表面高于衬底的表面，从而可利用所述掩膜支撑体310作为一隔离屏障，使后续形成在接触区数组113上的接触数组能够通过所述掩膜支撑体310实现电隔离。
其中，所述掩膜支撑体210的表面在高于衬底100的表面的基础上，可根据实际需求对调整所述掩膜支撑体210的高度，例如，由于所述掩膜支撑体210的高度限定了后续所形成的存储节点接触的高度，因此，可根据所述存储节点接触调整所述掩膜支撑体210等高度。此外，在符合后续所形成的存储节点接触的基础上，还可进一步的使所述掩膜支撑体310的表面和所述第一掩膜层210的高度一致或接近一致，以简化工艺，有利于降低制备难度。
具体的，所述掩膜支撑体310的形成方法例如包括：首先，沉积支撑材料层在所述衬底100上，所述支撑材料层填充第一掩膜层210中的第一开口，并且所述支撑材料层还可进一步的覆盖所述第一掩膜层210，其中，形成在字线沟槽中的字线的表面低于衬底的表面，即，所述字线沟槽未被完全填满，因此，在该步骤中，所述支撑材料层还进一步填充字线沟槽；接着，可执行平坦化工艺，以去除部分所述支撑材料层，并暴露出所述第一掩膜层210，以形成所述掩膜支撑体310。具体的，所述平坦化工艺可以为化学机械研磨工艺或者回刻蚀工艺。
在所形成的存储器中，由于掩膜支撑体310用于作为一隔离屏障，使后续形成在接触区数组113上的接触数组能够通过所述掩膜支撑体310实现电隔离，因此，可使形成所述掩膜支撑体310的支撑材料层具备较大的电阻率，以确保其隔离性能，其电阻率例如为2×1011(Ωm)～1×1025(Ωm)，其中，所述掩膜支撑体310可以为氧化硅层或氮化硅层等。
图5a本发明实施例一中存储器的形成方法在其执行步骤S400时的俯视图；图5b和图5c为图5a所示的本发明实施例一中存储器的形成方法在其执行步骤S400过程中沿AA’和BB’方向的剖面图。
在步骤S400中，具体参考图5a-图5c所示，以所述第一掩膜层210作为牺牲层410；或者去除所述第一掩膜层210并在对应所述第一掩膜层210的区域中形成牺牲层410。由于所述牺牲层410覆盖所述第一区域111和第二区域112的衬底，因此，在后续的工艺中，需去除第一区域111和第二区域112的衬底上的牺牲层410，以暴露出相应衬底的表面。
其中，可根据所述第一掩模层210的材质确认是否可直接利用所述第一掩膜层210作为牺牲层410。具体的，当利用所述第一掩膜层210刻蚀衬底100以形成所述字线沟槽时，在该刻蚀过程中，对所述第一掩膜层210和所述衬底100具有较大的刻蚀选择比；以及，在特定的刻蚀工艺中，对所述第一掩膜层210和掩膜支撑体310也具备较大的刻蚀选择比；同时，在后续的工艺制程中，第一掩膜层210与形成在其上方的第二掩膜层也具备较大的刻蚀选择比，此时，即可直接利用所述第一掩膜层210作为牺牲层。此外，在所形成的存储器中，所述牺牲层410还用于作为一隔离介质，使相邻的存储节点接触相互隔离，因此，可使形成所述牺牲层410的材质还需具备较大的电阻率，以确保其隔离性能，其电阻率可选范围为2×1011(Ωm)～1×1025(Ωm)，例如，形成牺牲层410的材质为氧化硅或氮化硅等。
当然，在可选的方案中，还可去除所述第一掩膜层210，并在对应第一掩膜层210的区域中再形成牺牲层410。利用这种方法形成牺牲层410时，能够使所采用的材料更具多样性，例如，此时可使后续形成的第二掩膜层采用与第一掩膜层相同的材质形成。本实施例中，以去除第一掩膜层210再形成牺牲层410为例进行解释说明。
首先参考图5b所示，去除所述第一掩膜层，暴露出所述衬底100，此时暴露出的衬底包括第一区域111的衬底和第二区域112的衬底。如上所述，在存储器的形成过程中，还进一步包括对衬底执行离子掺杂工艺，从而在第一区域111的衬底中形成一第一离子掺杂区，以构成位线接触区111a，以及在第二区域112的衬底中形成一第二离子掺杂区，以构成存储节点接触区112a，以分别形成位线接触区111a和存储节点接触区112a；当然，在其他实施例中，也可在形成字线220之前，对衬底执行离子掺杂工艺，以形成位线接触区和存储节点接触区，对于该方法此处不再赘述。
接着参考图5c所示，在所述衬底100上形成牺牲层410，所述牺牲层410形成在对应第一掩膜层的区域上，即，所述牺牲层410填充掩膜支撑体310中的间隙，以及覆盖暴露出的衬底100的表面。
在实际的制备过程中，可通过沉积工艺在衬底上沉积一构成牺牲层410的牺牲材料层，例如为原子沉积工艺(Atomic Layer Depositon)或者为等离子气相沉积工艺(Chemical Vapor Deposition)。具体的，通过沉积工艺形成牺牲材料层以填充掩膜支撑体的间隙的同时，所述牺牲材料层还进一步覆盖所述掩膜支撑体310。此时，可通过执行回刻蚀工艺，去除部分牺牲材料层以暴露出所述掩膜支撑体310的顶部，从而形成牺牲层410。例如，可使所形成的牺牲层410的表面不高于所述掩膜支撑体310的表面，以确保掩膜支撑体310上方的牺牲材料层能够被完全去除。如此一来，在后续的工艺中，以所述掩膜支撑体310为隔离屏障去除部分牺牲层410时，由于掩膜支撑体310的上方没有残留有牺牲层，从而在刻蚀牺牲层410时可避免掩膜支撑体310的两侧通过掩膜支撑体310的上方穿通，进而，可保证掩膜支撑体310的隔离性能。
图6a本发明实施例一中存储器的形成方法在其执行步骤S500时的俯视图；图6b-图6d为图6a所示的本发明实施例一中存储器的形成方法在其执行步骤S500过程中沿AA’和BB’方向的剖面图。
在步骤S500中，具体参考图6a-图6c所示，形成一第二掩膜层510在所述牺牲层410和所述掩膜支撑体310上，所述第二掩膜层510中形成有一第二开口511以暴露出所述第一区域111中的所述牺牲层410，并通过所述第二开口511去除部分所述牺牲层410，以形成一空腔610，所述空腔610中暴露有对应所述接触区数组113的所述衬底100。为便于了理解，图6a中仅示出了部分第二开口511。
其中，对应所述接触区数组113的衬底100包括：形成在第一区域111的衬底中的位线接触区111a；以及，形成在第二区域112的衬底中的存储节点接触区112a。即，位线接触区111a和存储节点接触区112a暴露在所述空腔610中，从而在后续的工艺中，可通过在空腔610中形成位线接触材料以及存储节点接触材料，以形成位线接触和存储节点接触。
具体的，所述第二掩膜层510不仅具有掩膜作用，同时还用于界定后续所形成的存储节点接触的高度位置，使所述第二掩膜层510和掩膜支撑体310可以共同界定出存储节点接触的形成区域，即，存储节点接触将在后续的工艺中形成在由所述第二掩膜层510和掩膜支撑体310共同限定出的所述空腔610中。所述第二开口511暴露出所述第一区域111中的所述牺牲层410，从而可作为刻蚀剂的流通通道，使刻蚀剂能够经过所述第二开口511刻蚀接触区数组113上的牺牲层410。此外，所述第二开口511还对应第一区域111，因此，通过第二开口511刻蚀牺牲层410之后，形成在第一区域111的衬底中的位线接触区111a也与所述第二开口511对应，可以理解的是，所述第二开口511可用于界定位线接触的形成区域，该部分内容将在后续的工艺中详细说明。
进一步的，所述第二掩膜层510也可结合光刻工艺和刻蚀工艺形成，结合图6b所示，所述第二掩膜层的形成方法具体如下：
步骤一，在掩膜支撑体310和牺牲层410上形成第二掩膜材料层；
步骤二，执行光刻工艺，以形成一图形化的光刻胶在所述第二掩膜材料层上，所述图形化的光刻胶中开设有一对应第一区域111的凹槽；
步骤三，执行刻蚀工艺，以在第二掩膜材料层中形成对应所述凹槽的第二开口511。
在可选的方案中，还可继续执行一道灰化工艺以去除所述光刻胶，以暴露出所形成的第二掩膜层510。当然，在其他方案中，所述光刻胶也可在执行刻蚀工艺时被去除。
继续参考图6a和图6d所示，在形成所述第二掩膜层510之后，通过第二开口511刻蚀牺牲层410，所述刻蚀剂能够经过所述第二开口511并侧向刻蚀；此时，所述掩膜支撑体310可作为一隔离屏障，使侧向刻蚀能够自对准地停止在掩膜支撑体310的侧壁区域，即，在垂直于第一方向上(垂直于Y方向的X方向上)的相邻的空腔610之间利用所述掩膜支撑体310相互隔离；以及，可通过控制刻蚀工艺的相关参数(例如，刻蚀时间)，使刻蚀剂在沿第一方向(Y方向)刻蚀时能够停止在相邻的接触区数组113之间，即，在第一方向上(Y方向上)，相邻的接触区数组113之间还保留有所述牺牲层410，利用被保留的牺牲层410使相邻的空腔610相互隔离。
具体的，可利用干法刻蚀去除所述牺牲层410，也可以利用湿法刻蚀去除所述牺牲层410。以及，在形成所述空腔610时，可根据实际需求采用一次刻蚀步骤，也可采用多次刻蚀步骤。
当采用一次刻蚀步骤形成所述空腔610时，可直接使刻蚀剂从第二开口511进入并刻蚀牺牲层410，随着刻蚀过程的不断进行，刻蚀剂可相应的侧向扩散并进入到第二掩膜层510下方的区域，从而去除第二掩膜层510下方的部分牺牲层410。
本实施例中，通过两次刻蚀形成所述空腔610，其具体包括：
结合图6b和图6c所示，以所述第二掩膜层510为掩膜执行第一次刻蚀工艺，以沿着高度方向刻蚀暴露出的牺牲层410，从而在所述牺牲层410中形成一对应所述第二开口511的沟槽411；
参考图6d所示，执行第二次刻蚀工艺，第二刻蚀工艺的刻蚀剂通过所述第二开口511和所述沟槽411对牺牲层410进行侧向刻蚀，所述侧向刻蚀指的是，所述刻蚀剂沿着垂直于高度方向对牺牲层410进行刻蚀；在刻蚀过程中，由于掩膜支撑体310的存在，使刻蚀方向相应的沿着掩膜支撑体310的侧壁延伸(即，沿着Y方向延伸)；还可进一步控制刻蚀工艺的相关参数，使侧向刻蚀能够停止在相邻的接触区数组113之间，使相邻的接触区数组113之间的牺牲层410被保留，以形成空腔610。因此，本实施例中，一个第二开口511对应形成一个空腔610，相应的使一个第二开口511对应一组接触区数组113，所述空腔610由掩膜支撑体310、第二掩膜层510以及牺牲层410共同界定形成，所述空腔610中暴露有一个位线接触区111a和两个位于所述位线接触区111a两侧的存储节点接触区112a。
其中，在执行第二次刻蚀工艺时，可根据掩膜支撑体310和牺牲层410的选择相应的刻蚀剂，即，刻蚀剂对牺牲层410和掩膜支撑体310具有较大的刻蚀选择比，以使刻蚀过程中能够自对准地停止在掩膜支撑体310的侧壁区域。其中，掩膜支撑体310的例如可以为氮化硅层，所述牺牲层410例如可以为氧化硅层。
利用两次刻蚀工艺形成空腔610时，可确保第二次刻蚀工艺的刻蚀剂在各个高度位置上，横向扩散的速率一致或接近一致，从而对各个高度位置上牺牲层410的刻蚀速率接近，使所形成的空腔610的侧壁与衬底的表面更接近垂直的状态。
承上所述，所述第二掩膜层510具有掩膜作用，同时所述第二掩膜层510中的第二开口511对应第一区域，因此，可用于定义出位线接触的形成区域。其具体表现在，例如，利用第二掩膜层510的掩膜作用刻蚀牺牲层410，以形成空腔610；以及，在后续的工艺制程中，利用第二掩膜层的掩膜层作用刻蚀用于形成存储节点接触的第一导电层，以暴露出第一区域的衬底，界定出位线接触的形成区域，同时避免同一空腔中的两个存储节点接触之间相互连接的问题。可见，在该形成方法中，需多次利用到所述第二掩膜层510，因此，当利用第二掩膜层510刻蚀牺牲层时，需避免第二掩膜层510被完全消耗掉，以利于在后续制程中可反复利用所述第二掩膜层。为此，可进一步使所形成的第二掩膜层510的具有较大的厚度，或者可根据所述牺牲层的厚度进行调整，例如可使所述第二掩膜层510和牺牲层410之间的厚度比值为1:1.2～1:10，如此一来，在结合相应刻蚀选择比的基础上，以避免第二掩膜层被完全消耗掉。
此外，参考图6a和图6c所示，所述第二开口511在第一方向(Y方向)上的尺寸D2大于等于所述第一区域111在第一方向上的尺寸D1，从而可确保在第一方向上能够完全暴露出对应位线接触区111a的区域；以及，在第一方向上，所述第二开口511的尺寸D2小于接触区数组113中两个第二区域112之间的距离所对应的尺寸，从而可避免通过第二开口511暴露出对应存储节点接触区112a的区域，如此一来，即可防止后续所形成的位线接触与存储节点接触区112a电性连接。本实施例中，所述第二开口511在第一方向上的边界可延伸至位线接触区111a和存储节点接触区112a之间的隔离结构120上。进一步的，所述第二开口511在垂直于第一方向(X方向)上的尺寸小于两个相邻的掩膜支撑体310在相互背离的两个侧壁之间的距离，从而避免一个第二开口同时对应两个接触区数组113；更进一步的，所述第二开口511在垂直于第一方向(X方向)上的尺寸大于等于两个相邻的掩膜支撑体310在相互靠近的两个侧壁之间的距离，从而在后续的工艺制程中，可直接利用所述第二掩膜层510为掩膜执行刻蚀工艺，使刻蚀之后形成在第二开口511两侧(沿着第一方向的两侧)的导电层能够相互断开，避免两者电性连接。
图7a本发明实施例一中存储器的形成方法在其执行步骤S600时的俯视图；图7b和图7c为图7a所示的本发明实施例一中存储器的形成方法在其执行步骤S600过程中沿AA’和BB’方向的剖面图。需说明的是，与图6a相对应的，图7a中也仅示出了部分第二开口511。
在步骤S600中，具体参考图7a-图7c所示，通过所述第二开口511填充一第一导电层在所述空腔中的第二区域中，且所述第一导电层与所述第二区域的衬底电性连接，以构成存储节点接触710，在所述空腔610中，两个所述存储节点接触710和所述掩膜支撑体共同界定出一凹槽720，通过所述凹槽720暴露出所述第一区域的衬底。
其中，所述第一区域的衬底即为位线接触区111a，第二区域的衬底即为存储节点接触区112a，因此，所述第一导电层与所述第二区域的衬底电性连接，即为所述存储节点接触710与存储节点接触区112a电性连接。并且，通过所述凹槽720能够暴露出位线接触区111a，这相当于，所述第一导电层没有与位线接触区111a电性连接，以避免位线接触和存储节点接触之间发生信号串扰的问题。以及，通过所述凹槽720还可使形成在接触区数组113中的两个存储节点接触710相互隔离。此外，如上所述，在相邻的空腔610之间还保留有牺牲层410，因此，形成在相邻的空腔610中且最靠近的两个存储节点接触710之间通过所述牺牲层410电性隔离。
以下结合图7b，对本实施例中的存储节点接触710的形成，并构成所述凹槽720的方法进行解释说明。
首先，通过所述第二开口511，填充第一导电层在所述空腔中，此时，第一导电层即沿着掩膜支撑体310的边界填充至所述空腔中，以及，所述第一导电层还进一步覆盖第二掩膜层510；其中，所述第一导电层可通过沉积工艺形成，例如为原子沉积工艺(Atomic LayerDepositon)或者为等离子气相沉积工艺(Chemical Vapor Deposition)；进一步的，所述第一导电层的电阻率优选为2×10-8(Ωm)～1×102(Ωm)，以确保所形成的存储节点接触具备较好的导电性能，其中，所述第一导电层的材质例如为钨(W)、钛(Ti)、镍(Ni)、铝(Al)、铂(Pt)或多晶硅等；当然，所述第一导电层或者也可以为金属氮化物或金属硅化物或其化合物，例如为氮化钛(Titanium Nitride)、硅化钛(Titanium Silicide)、硅化镍(TitaniumSilicide)或硅氮化钛(TiSixNy)等；
接着，执行刻蚀工艺，以去除第二掩膜层510上方的第一导电层；此外，还可以所述第二掩膜层510为掩膜继续刻蚀暴露出的第一导电层，在该刻蚀过程中刻蚀剂通过所述第二开口511沿着高度方向刻蚀所述第一导电层，使空腔中位于第一区域上的第一导电层被去除，从而暴露出第一区域的衬底，以及使刻蚀后的第一导电层形成在空腔中两个第二区域上，并与存储节点接触区112a电性连接以构成存储节点接触710。
如上所述，由于所述第二开口511在垂直于第一方向(X方向)上的尺寸大于等于两个相邻的掩膜支撑体310在相互靠近的两个侧壁之间的距离，因此，利用所述第二掩膜层510的掩膜作用对第一导电层进行刻蚀时，能够确保刻蚀后的第一导电层在第一区域处被截断，从而使形成在空腔中的两个第一导电层相互独立，即，使形成在同一空腔中的两个存储节点接触710相互隔离。可以理解的是，所述凹槽720是通过对第一导电层进行刻蚀，并由刻蚀后的第一导电层和掩膜支撑体共同界定形成的，所述凹槽720与所述第二开口511相对应。
此外，本实施例中，在对第一导电层进行刻蚀以形成所述凹槽720之后，还进一步对暴露出的第一区域的衬底进行刻蚀，以在所述衬底中形成一凹陷。具体参考图7c所示，在形成所述凹槽720之后，继续以所述第二掩膜层510为掩膜刻蚀暴露出的第一区域的衬底，即继续刻蚀对应位线接触区111a的衬底。
如上所述，本实施例中，所述字线220为掩埋字线，因此在执行离子掺杂工艺以形成位线接触区111a(存储晶体管的源区)时，位线接触区111a中的掺杂离子会根据所述字线220的高度进行相应的调整，以确保存储晶体管的性能，当所述字线220为掩埋字线时，则所述位线接触区111a中掺杂离子的主要分布区域通常是位于衬底表面的下方。通过对第一区域110的衬底进行刻蚀之后，可使后续所形成的位线接触能够更接近位线接触区中的掺杂离子，从而可有效减小位线接触和位线接触区111a之间的接触电阻。其中，对所述第一区域的衬底进行刻蚀所形成的凹陷的高度可根据实际器件状况进行调整，例如，可使刻蚀后，所述凹槽和凹陷的总高度Z2为所述凹槽的高度Z1的1～1.5倍。
继续参考图7a和图7c所示，本实施例中，所述第二开口511在第一方向(Y方向)上的边界位于位线接触区111a和存储节点接触区112a之间的隔离结构120上，即，通过所述第二开口511暴露出部分隔离结构120。因此，在对第一区域的衬底进行刻蚀以形成凹陷时，还可进一步对暴露出隔离结构120进行刻蚀，使所形成的凹陷对应所述第二开口511。如此一来，一方面可使位线接触区111a中的掺杂离子能够尽可能的接近衬底的表面；另一方面，在后续形成间隔绝缘层在凹槽的侧壁上时，还可进一步使凹陷的侧壁上也形成所述间隔绝缘层，即，使所述间隔绝缘层延伸至隔离结构120中，从而通过所述间隔绝缘层可更好的实现位线接触和存储节点接触之间的电性隔离。
图8a本发明实施例一中存储器的形成方法在其执行步骤S700时的俯视图；图8b和图8c为图8a所示的本发明实施例一中存储器的形成方法在其执行步骤S700过程中沿AA’和BB’方向的剖面图。
在步骤S700中，具体参考图8a-8b所示，在所述凹槽720的侧壁上形成一间隔绝缘层810，并在所述凹槽720中填充第二导电层，所述第二导电层与所述第一区域的衬底电性连接，以构成位线接触820。即，所述间隔绝缘层810形成在位线接触820和存储节点接触710之间，从而可对两者进行电性隔离。
其中，所述间隔绝缘层810可直接利用凹槽720的侧壁形成，具体参考图8a和图8b所示：首先，在所述衬底上形成一第二隔离材料层，所述第二隔离材料层覆盖整个衬底100，即，所述第二隔离材料层覆盖所述第二掩膜层510以及覆盖所述凹槽720的底部和侧壁；接着，执行回刻蚀工艺，去除所述凹槽720底部的第二隔离材料层以暴露出位线接触区111a，并保留所述凹槽720侧壁上的第二隔离材料层以构成所述间隔绝缘层810，在此过程中，位于第二掩膜层510上方的第二隔离材料层也可相应的被去除。本实施例中，在所述衬底100中还形成凹陷，相应的，所述间隔绝缘层810也往衬底中延伸以形成在所述凹陷的侧壁上。
接着参考图8a和图8c所示，形成所述间隔绝缘层810之后，在所述凹槽720中填充第二导电层，所述第二导电层与所述第一区域的衬底(即，位线接触区111a)电性连接，以构成所述位线接触820。本实施例中，所述位线接触820进一步延伸至衬底中以填充所述凹陷，从而可使所述位线接触与位线接触区中的掺杂离子能够更加充分的接触，有利于减小位线接触820和位线接触区111a之前的接触电阻。
具体的，所述位线接触820的形成方法例如为：沉积第二导电层在所述衬底100上，所述第二导电层填充所述凹槽720并覆盖第二掩膜层510；接着，执行平坦化工艺，去除第二掩膜层510上方的第二导电层，并保留所述凹槽720中的第二导电层以构成所述位线接触820。其中，所述第二导电层的电阻率优选为2×10-8(Ωm)～1×102(Ωm)，其可采用与第一导电层相同的材质形成，当然可采用不同的材质形成，此处不做限制。
进一步的，在形成所述位线接触820之后，还包括去除所述第二掩膜层510，以暴露出所述存储节点接触710。本实施例中，在形成位线接触820之后才去除所述第二掩膜层510，从而可避免第一导电层和第二导电层发生桥接的现象。
实施例二
图9a为本发明实施例二中的存储器的俯视图，图9b为图9a所示的本发明实施例二中的存储器沿AA’和BB’方向的剖面图。如图9a和图9b所示，所述存储器包括：
一衬底100，所述衬底100上定义有多个相对于预定方向倾斜(Z方向)排布的有源区110以及在所述有源区之间的隔离结构120，所述有源区110上形成有一位线接触区111a和至少一存储节点接触区112a，在所述预定方向(Y方向)上，分别对应不同有源区110的所述位线接触区111a和两个存储节点接触区111b紧邻排布，以构成一接触区数组113a，在所述接触区数组113a中，两个所述存储节点接触区112a分别布置在所述位线接触区111a的两侧；
多条字线220，形成在所述衬底100中并沿所述预定方向(Y方向)延伸，在两条相邻的所述字线220之间对应有多组所述接触区数组113a，在垂直于所述预定方向上的相邻的所述接触区数组113a分别布置在所述字线220的两侧；
掩膜支撑体310，形成在所述衬底100上并对准地覆盖所述字线220，且所述掩膜支撑体310的表面高于所述衬底100的表面，用于规范在所述接触区数组113a上的第一空间910由所述位线接触区111a往所述存储节点接触区112a的扩张方向，所述第一空间910包含第二空间920，对准于所述位线接触区111a上；
多个存储节点接触710，形成在所述第一空间910中的所述存储节点接触区112a上，并与存储节点接触区112a电性连接，在所述第一空间910中的两个所述存储节点接触710和所述掩膜支撑体310共同界定出所述第二空间920；
一间隔绝缘层810，位于所述第二空间920中，且至少形成在所述存储节点接触710的侧壁上并且连接至所述隔离结构；
一位线接触820，沿着所述间隔绝缘层810的侧壁填充在所述第二空间920中，并与所述位线接触区111a电性连接。
参考图9a和图9b所示，多个所述有源区110相对于预定方向倾斜(图9a所示的Z方向)延伸，具体的，所述有源区110的延伸方向与预定方向之间的锐角夹角可以为50°～70°，进一步可以为60°。需说明的是，为使附图能够更为明晰的表达本发明的核心发明点，因此，图9a中仅示意性的示出了部分有源区。
进一步的，一个所述有源区110中定义有一个第一区域111和两个第二区域112，两个所述第二区域112在所述有源区的延伸方向上且位于所述第一区域111的两侧。本实施例中，多个所述有源区110交错排布，从而使分别对应三个不同有源区的第一区域111和两个第二区域，能够沿着第一方向紧邻排布，以构成所述接触区数组113。
继续参考图9a和图9b所示，所述字线220为掩埋字线，形成在所述衬底100中且沿预定方向(Y方向)延伸。所述掩膜支撑体310形成在字线220上，一方面可用于对字线220进行隔离，另一方面，在形成所述存储节点接触和位线接触时，所述掩膜支撑体310还用于支撑一掩膜层，通过所述掩膜层定义出由所述掩膜支撑体310所限定出的第一空间910，以进一步界定出存储节点接触和位线接触的形成区域。进一步的，所述存储节点接触710、所述间隔绝缘层810与所述位线接触820不高于所述掩膜支撑体310的表面，从而使所述存储节点接触710、所述间隔绝缘层810和所述位线接触820能够形成一较为平坦且连续的表面。
继续参考图9a和图9b所示，所述掩膜支撑体310界定出在所述第一空间910由所述位线接触区111a往所述存储节点接触区111b的扩张，进而使所构成第一空间910中对应有至少一组接触区数组。即，所述第一空间910定义出了一个位线接触和位于所述位线接触沿第一方向两侧的两个存储节点接触的形成区域。因此，利用所述第一空间910形成所述存储节点接触710之后，通过所述存储节点接触710和掩膜支撑体310可进一步的限定出了一对准于所述位线接触区111a的第二空间920，进而可利用第二空间920界定出位线接触的形成区域，如此，即可使存储节点接触和位线接触自对准地形成在其相应的区域上，使所形成的位线接触和位线接触区之间以及存储节点接触和存储节点接触区之间的具有较小的位移偏差，有利于降低接触电阻，提高存储器的性能。
如上所述，所述存储节点接触710形成在所述第一空间910中，即，所述存储节点接触710根据第一空间910所界定出的区域形成在所述第一空间910中。相应的，使所形成的存储节点接触710的形貌与所述第一空间910的形貌相对应。例如，本实施例中，所述第一空间910在平行于衬底表面方向上的截面形状为平行四边形，并且，所述第一空间910中存储节点接触区112a对应所述平行四边形的两端，因此，形成在所述第一空间910中的存储节点接触710的形状也与所述平行四边形两端的形状相对应。
本实施例中，所述存储器还包括：一牺牲层410，形成在两个相邻的所述接触区数组113a之间，并与所述掩膜支撑体310共同界定出所述第一空间910，每一的所述第一空间910中对应有一组所述接触区数组113a。由于所述第一空间910是由掩膜支撑体310和牺牲层410限定出，并且，所述掩膜支撑体310对应字线220，以及牺牲层410形成在相邻的接触区数组之间，因此，所述第一空间910在高度方向上的投影区域能够完全覆盖第一空间910内的存储节点接触区111b和位线接触区111a。如此一来，根据所述第一空间910形成存储节点接触710时，即可使存储节点接触710在不影响其他器件(例如，位线接触)的基础上，延伸至可允许的较大区域内(即，所述第一空间910的边界位置)，从而确保存储节点接触710与存储节点接触区111b之间能够完全接触，减小两者之间的接触电阻。
继续参考图9a所示，所述位线接触820是根据自对准形成的第二空间920，并沿着所述间隔绝缘层810的侧壁填充在所述第二空间920中的，因此，所述位线接触820的形貌也与形成有间隔绝缘层810的第二空间920的形貌相对应。类似的，在形成存储节点接触710之后，由所述存储节点接触710和掩膜支撑体310所界定出的第二空间920自对准地界定出位线接触的形成区域，如此一来，当位线接触沿着所述间隔绝缘层810的侧壁填充在所述第二空间920中时，即可确保所形成的位线接触820与位线接触区111a之间具备较大的接触面积，使位线接触820和位线接触区111a之间具备较小的接触电阻。
此外，重点参考图9b所示，本实施例中，在对应位线接触区111a的衬底中还形成有一凹陷，所述位线接触820进一步延伸至所述凹陷中，以和位线接触区111a电性连接。通过使位线接触820进一步的延伸至位线接触区111a的衬底中，从而可使所述位线接触820能够更加接近位线接触区111a中的掺杂离子，有利于进一步降低位线接触820和位线接触区111a之间的接触电阻。
实施例三
基于本发明的核心思想，本发明还提供了一种半导体器件。本领域技术人员知道，在半导体领域中，大部分器件需要利用引出端子引出相应的引出区，从而可通过电性控制实现所述器件相应的功能。此外，在半导体器件中，通常包括有多种引出区，为确保器件的性能，需使不同种类的引出区之间相互隔离。为此，本发明基于“自对准和自截断”的核心思想，提供了一种半导体器件。
图10a为本发明实施例三中的半导体器件的俯视图，图10b为图10a所示的本发明实施例三中的半导体器件中第一接触区和第二接触区的分布示意图。结合图10a和图10b所示，所述半导体器件包括：
一衬底10，所述衬底10上形成有一第一接触区11和多个第二接触区12，其中，一个所述第一接触区11和至少两个的所述第二接触区12紧邻排布，以构成一接触区数组13，所述接触区数组呈阵列式排布，且在所述接触区数组13中，所述第一接触区11布置在两个所述第二接触区12之间的中间位置；
掩膜支撑体，形成在所述衬底上，所述掩膜支撑体包含多条隔离实线21，所述隔离实线21的表面高于所述衬底10的表面，用于规范在所述接触区数组13上的第一空间41由所述第一接触区11往所述第二接触区12的扩张方向，所述第一空间41包含第二空间42，对准于所述第一接触区11上，所述隔离实线21隔离在不同列位置的所述接触区数组13；
多个第一接触51，位于所述第一空间41中的所述第二接触区12上，在所述第一空间41中的两个所述第一接触51和所述隔离实线21共同界定出所述第二空间42；
一间隔绝缘层，位于所述第二空间42中且至少形成在所述第一接触51的侧壁上，所述间隔绝缘层包含多条隔离虚线61，位于所述隔离实线21之间，所述隔离虚线61隔离所述接触区数组13中的所述第一接触区11与所述第二接触区12；以及，
一第二接触62，沿着所述间隔绝缘层的侧壁填充在所述第二空间42中，并位于所述第一接触区11上。
与实施例二类似的，所述第一接触51利用第一空间41的侧壁作为隔离屏障，自截断的形成在第二接触区12上，不仅可改善第一接触51和第二接触区12之间的位置偏差，并且还可使第一接触51和第二接触区12之间具备较大的接触面积，有利于减小接触电阻。相应的，所述第二接触62也是利用第二空间42的侧壁作为隔离屏障，自对准地形成在第一接触区11上，有利于减小第二接触62和第一接触区11之间的位置偏差。
其中，所述第一接触区11和所述第二接触区12即构成半导体器件的引出区，其可以为掺杂有导电离子的掺杂区。例如，当所述半导体器件为存储器时，则所述第一接触区11可对应于所述存储器的位线接触区，所述第二接触区12可对应于所述存储器的存储节点接触区；进而，所述第一接触51可对应于所述存储器的存储节点接触，以及第二接触62可对应于所述存储器的位线接触。
进一步的，在定义所述接触区数组13时，可根据第一接触区11和第二接触区12的排布方式进行划分，只要使所构成的接触区数组13中对应有一个第一接触区11和两个第二接触区12，且两个第二接触区分别位于所述第一接触区11的两侧即可。例如，本实施例中，所述接触区数组13是沿着图10b所示的Y方向定义，然而，在其他实施例中，接触区数组还可以是沿着图10b所示的Z方向定义。
此外，在形成第一接触和第二接触时，所述掩膜支撑体还用于支撑一掩膜层，从而可利用所述掩膜层界定出所述第一空间41。具体的说，在界定出第一空间41时，首先，在相邻的支撑掩膜层之间形成消耗层，接着在支撑掩膜层和消耗层上方形成掩膜层，从而可利用所述掩膜层的掩膜作用去除所述掩膜层下方的部分消耗层，此时所述掩膜支撑层支撑所述掩膜层，并界定出所述第一空间41。即，所述掩膜支撑体不仅用于对第一接触和第二接触进行隔离，同时在制备所述第一接触和第二接触时还起到支撑的作用。
继续参考图10a和图10b所示，所述半导体器件还包括：一牺牲层31，形成在两个相邻的所述接触区数组13之间，并与所述隔离实线21共同界定出一第一空间41，所述第一空间41中对应有一组所述接触区数组13，所述牺牲层31隔离在不同行位置的所述接触区数组13。可选的，所述掩膜支撑体、所述牺牲层31、所述第一接触51、所述间隔绝缘层与所述第二接触62为同层结构并提供一包含所述隔离实线21表面的连续表面。
进一步的，在定义出所述接触区数组13之后，即可根据接触区数组13的排布方式定义所述隔离实线21的排布方式以及其延伸方向。本实施例中，多组所述接触区数组13呈阵列式排布，即，在X方向上呈多列分布，并且同一列中的接触区数组13在Y方向上呈对齐排布，因此，可相应的使所述隔离实线21形成在相邻的列之间，并使所述隔离实线21沿着接触区数组阵列的列方向(Y方向)延伸，(或者说，使所述隔离实线21沿着接触区数组13中第一接触区和第二接触区的排布方向延伸)。如此，即可使相邻列中相邻的接触区数组13分布在所述隔离实线21的两侧，也即在垂直于所述隔离实线21的延伸方向(X方向)上的相邻的接触区数组13分别位于所述隔离实线21的两侧，进而可使形成在相邻接触区数组13中的第一接触51和第二接触62相互隔离。
显然，在其他实施例中，当所述接触区数组沿着图10b所示的Z方向定义时，则可相应使所述隔离实线21沿着接触区数组13中第一接触区和第二接触区的排布方向延伸，即，使所述隔离线沿着Z方向延伸。
继续参考图10a所示，所述隔离实线21的形状也可根据第一接触区11和第二接触区12的分布方式进行调整。本实施例中，多组接触区数组13对齐排布，因此，所述隔离实线21可直接采用直线型结构并沿着Y方向延伸。而在其他实施例中，当接触区数组沿着图10b所示的Z方向定义时，则可根据实际分布状况调整隔离实线21，例如，所述隔离实线21也可以直接采用直线型结构并沿着Z方向延伸；或者，所述隔离实线21也可以采用波浪型结构并沿着Z方向延伸，以避免对接触区11和第二接触区12造成影响。
继续参考图10a所示，在沿着所述隔离实线21的延伸方向(Y方向)上，相邻的接触区数组13之间利用牺牲层31实现隔离，使相邻的第一空间41之间相互隔离，从而使形成在相邻的第一空间41中的第一接触51相互隔离。进一步的，在对应一个接触区数组13中，在所述第一空间41中依次形成第一接触51和第二接触62，不仅可使第一接触51自对准地形成在第二接触区12上，以及使第二接触62自对准地形成在第一接触区11上，同时还可使第一接触51和第二接触62之间能够实现较好的电性隔离。
优选的方案中，在对应所述第二空间42的所述衬底10中还形成有一凹陷，从而当所述间隔绝缘层形成在第二空间42中时，所述间隔绝缘层还可进一步延伸至所述凹陷中，有利于提高第一接触51和第二接触62之间的隔离性能。当然，此时所述第二接触62也可相应的延伸至所述凹陷中，若第一接触区11为掺杂区，此时有利于第二接触62与第一接触区11中的掺杂离子充分的接触。
综上所述，本发明提供的存储器的形成方法中，在利用第一掩膜层形成字线之后，直接利用第一掩膜层形成掩膜支撑体和牺牲层；接着，利用一道光刻工艺形成第二掩膜层，并利用第二掩膜层去除部分牺牲层以形成一空腔，所述空腔由所述掩膜支撑体和剩余的牺牲层的构成，用于界定出存储节点接触和位线接触的形成区域，进而可在所述空腔中自对准地形成存储节点接触和位线接触。可见，在形成存储节点接触和位线接触的过程中，仅利用了一道光刻工艺，不仅能够减少光刻工艺的执行次数，并且还可避免由于多次光刻工艺而产生较大位移偏差的问题，使所形成存储节点接触和存储节点接触区之间，以及位线接触和位线接触区之间具备较小的接触电阻。
进一步的，在形成位线接触之前，还可接着利用所述第二掩膜层对第一区域的衬底进行刻蚀以形成凹陷，从而使所形成的凹陷表面能够更加接近位线接触区中的掺杂离子，进而可使位于凹陷中位线接触与位线接触区中的掺杂离子能够更加充分的接触，有利于减小位线接触和位线接触区之间的接触电阻。并且，由于在第一区域的衬底中形有凹陷，从而在利用所述存储节点接触形成间隔绝缘层时，所述间隔绝缘层能够进一步延伸至所述凹陷中，从而能够有效提高存储节点接触和位线接触之前的隔离性能。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (18)

1.一种存储器的形成方法，其特征在于，包括：
提供一衬底，所述衬底上定义有多个相对于预定方向倾斜排布的有源区以及在所述有源区之间的隔离结构，所述有源区上定义有一用于形成位线接触区的第一区域和至少一用于形成存储节点接触区的第二区域，在所述预定方向上，分别对应不同有源区的一个所述第一区域和两个所述第二区域紧邻排布，以构成一接触区数组，在所述接触区数组中，两个所述第二区域分别布置在所述第一区域的两侧；
形成一第一掩膜层在所述衬底上，所述第一掩膜层中形成有多个对应字线且沿所述预定方向延伸的第一开口，并形成多条字线在对应所述第一开口的所述衬底中，所述字线的表面不高于所述衬底的表面，在两条相邻的所述字线之间对应有多组所述接触区数组，在垂直于所述预定方向上，相邻的所述接触区数组分别布置在所述字线的两侧；
形成一掩膜支撑体在所述第一开口中以覆盖所述字线，所述掩膜支撑体的表面高于所述衬底的表面；
以所述第一掩膜层作为牺牲层，或者去除所述第一掩膜层并在对应所述第一掩膜层的区域中形成牺牲层；
形成一第二掩膜层在所述牺牲层和所述掩膜支撑体上，所述第二掩膜层中形成有一第二开口以暴露出所述第一区域中的所述牺牲层，并通过所述第二开口去除部分所述牺牲层，以形成一大于所述第二开口的空腔，所述空腔中暴露有所述衬底的所述接触区数组；
通过所述第二开口填充一第一导电层在所述空腔中的第二区域中，且所述第一导电层与所述第二区域的所述衬底电性连接，以构成存储节点接触，在所述空腔中的两个所述存储节点接触和所述掩膜支撑体共同界定出一凹槽，通过所述凹槽暴露出所述第一区域的衬底；以及，
形成一间隔绝缘层在所述凹槽的侧壁上，并在所述凹槽中填充第二导电层，所述第二导电层与所述第一区域的所述衬底电性连接，以构成位线接触。
2.如权利要求1所述的存储器的形成方法，其特征在于，利用所述第一掩膜层形成所述掩膜支撑体的方法包括：
以所述第一掩膜层为掩膜刻蚀所述衬底，以形成一对应所述第一开口的字线沟槽在所述衬底中；
填充字线材料在所述字线沟槽中，以形成沿所述预定方向延伸的所述字线，所述字线的表面不高于所述衬底的表面；及
填充一支撑材料层在所述字线沟槽和所述第一开口中，以形成所述掩膜支撑体。
3.如权利要求1所述的存储器的形成方法，其特征在于，所述第二开口在预定方向上的尺寸，大于等于所述第一区域在所述预定方向上的尺寸，且小于所述接触区数组中两个所述第二区域的间距所对应的尺寸。
4.如权利要求1所述的存储器的形成方法，其特征在于，所述第二开口在垂直于预定方向上的尺寸，小于两个相邻的所述掩膜支撑体在相互背离的两个侧壁之间的距离，且大于等于两个相邻的所述掩膜支撑体在相互靠近的两个侧壁之间的距离。
5.如权利要求1所述的存储器的形成方法，其特征在于，所述空腔的形成方法包括：
以所述第二掩膜层为掩膜执行第一次刻蚀工艺，以沿着高度方向刻蚀暴露出的所述牺牲层，从而形成一对应所述第二开口的沟槽在所述牺牲层中；及
执行第二次刻蚀工艺，使刻蚀剂通过所述第二开口并沿着垂直于高度方向刻蚀所述牺牲层，以形成所述空腔。
6.如权利要求5所述的存储器的形成方法，其特征在于，在所述第二次刻蚀工艺中，对所述掩膜支撑体和所述牺牲层的刻蚀选择比为1:10～1:10000。
7.如权利要求1所述的存储器的形成方法，其特征在于，形成所述存储节点接触并构成所述凹槽的方法包括：
通过所述第二开口填充第一导电层在所述空腔中；及
以所述第二掩膜层为掩膜刻蚀所述第一导电层，以暴露出所述第一区域的所述衬底，并使刻蚀后的所述第一导电层形成在所述空腔中的两个所述第二区域中，以形成所述存储节点接触，所述存储节点接触与所述掩膜支撑体共同界定出所述凹槽。
8.如权利要求7所述的存储器的形成方法，其特征在于，在形成所述存储节点接触之后，还包括：
刻蚀暴露出的所述第一区域的所述衬底，以形成一凹陷在所述衬底中。
9.如权利要求1所述的存储器的形成方法，其特征在于，在去除所述第一掩膜层之后，并在对应所述第一掩膜层的区域中形成所述牺牲层之前，还包括：
对暴露出的所述衬底执行离子掺杂工艺，以在所述第一区域的所述衬底中形成所述位线接触区，以及在所述第二区域的所述衬底中形成所述存储节点接触区。
10.如权利要求1至9任一项所述的存储器的形成方法，其特征在于，通过所述第二开口去除部分所述牺牲层以形成所述空腔时，在所述预定方向上的两个相邻的所述接触区数组之间保留有所述牺牲层。
11.一种存储器，其特征在于，包括：
一衬底，所述衬底上定义有多个相对于预定方向倾斜排布的有源区以及在所述有源区之间的隔离结构，所述有源区上形成有一位线接触区和至少一存储节点接触区，在所述预定方向上，分别对应不同有源区的所述位线接触区和两个所述存储节点接触区紧邻排布，以构成一接触区数组，在所述接触区数组中，两个所述存储节点接触区分别布置在所述位线接触区的两侧；
多条字线，形成在所述衬底中并沿所述预定方向延伸，在两条相邻的所述字线之间对应有多组所述接触区数组，在垂直于所述预定方向上，相邻的所述接触区数组分别布置在所述字线的两侧；
掩膜支撑体，形成在所述衬底上并对准地覆盖所述字线，且所述掩膜支撑体的表面高于所述衬底的表面，用于规范在所述接触区数组上的第一空间由所述位线接触区往所述存储节点接触区的扩张方向，所述第一空间包含第二空间，对准于所述位线接触区上；
多个存储节点接触，形成在所述第一空间中的所述存储节点接触区上，并与所述存储节点接触区电性连接，在所述第一空间中的两个所述存储节点接触和所述掩膜支撑体共同界定出所述第二空间；
一间隔绝缘层，位于所述第二空间中，所述间隔绝缘层至少形成于所述存储节点接触的侧壁上并且连接至所述隔离结构；以及，
一位线接触，沿着所述间隔绝缘层的侧壁填充在所述第二空间中，并与所述位线接触区电性连接。
12.如权利要求11所述的存储器，其特征在于，在对应所述位线接触区的所述衬底中形成有一凹陷，所述位线接触延伸至所述凹陷中并与所述位线接触区电性连接。
13.如权利要求11所述的存储器，其特征在于，还包括：一牺牲层，形成在两个相邻的所述接触区数组之间，并与所述掩膜支撑体共同界定出所述第一空间，每一的所述第一空间中对应有一组所述接触区数组。
14.如权利要求11、12或13所述的存储器，其特征在于，所述存储节点接触、所述间隔绝缘层与所述位线接触不高于所述掩膜支撑体的所述表面。
15.一种半导体器件，其特征在于，包括：
一衬底，所述衬底上形成有一第一接触区和多个第二接触区，其中，一个所述第一接触区和至少两个的所述第二接触区紧邻排布，以构成一接触区数组，所述接触区数组呈阵列式排布，且在所述接触区数组中，所述第一接触区布置在两个所述第二接触区之间的中间位置；
掩膜支撑体，形成在所述衬底上，所述掩膜支撑体包含多条隔离实线，所述隔离实线的表面高于所述衬底的上表面，用于规范在所述接触区数组上的第一空间由所述第一接触区往所述第二接触区的扩张方向，所述第一空间包含第二空间，对准于所述第一接触区上，所述隔离实线隔离在不同列位置的所述接触区数组；
多个第一接触，位于所述第一空间中的所述第二接触区上，在所述第一空间中的两个所述第一接触和所述隔离实线共同界定出所述第二空间；
一间隔绝缘层，位于所述第二空间中且至少形成于所述第一接触的侧壁上，所述间隔绝缘层包含多条隔离虚线，位于所述隔离实线之间，所述隔离虚线隔离所述接触区数组中的所述第一接触区与所述第二接触区；以及，
一第二接触，沿着所述间隔绝缘层的侧壁填充在所述第二空间中，并位于所述第一接触区上。
16.如权利要求15所述的半导体器件，其特征在于，在对应所述第二空间的所述衬底中形成有一凹陷，所述间隔绝缘层与所述第二接触延伸至所述凹陷中。
17.如权利要求15或16所述的半导体器件，其特征在于，还包括一牺牲层，形成在两个相邻的所述接触区数组之间，并与所述隔离实线共同界定出所述第一空间，所述第一空间中对应有一组所述接触区数组，所述牺牲层隔离在不同行位置的所述接触区数组。
18.如权利要求17所述的半导体器件，其特征在于，所述掩膜支撑体、所述牺牲层、所述第一接触、所述间隔绝缘层与所述第二接触为同层结构并提供一包含所述隔离实线表面的连续表面。
CN201710508179.5A 2017-06-28 2017-06-28 存储器及其形成方法、半导体器件 Active CN109148376B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710508179.5A CN109148376B (zh) 2017-06-28 2017-06-28 存储器及其形成方法、半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710508179.5A CN109148376B (zh) 2017-06-28 2017-06-28 存储器及其形成方法、半导体器件

Publications (2)

Publication Number Publication Date
CN109148376A CN109148376A (zh) 2019-01-04
CN109148376B true CN109148376B (zh) 2020-07-31

Family

ID=64803119

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710508179.5A Active CN109148376B (zh) 2017-06-28 2017-06-28 存储器及其形成方法、半导体器件

Country Status (1)

Country Link
CN (1) CN109148376B (zh)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112447584B (zh) * 2019-08-30 2024-10-18 长鑫存储技术有限公司 半导体结构及其制备方法、存储装置
CN112447602B (zh) * 2019-08-30 2024-08-09 长鑫存储技术有限公司 半导体结构及其形成方法
CN112786444A (zh) * 2019-11-08 2021-05-11 长鑫存储技术有限公司 存储器及其形成方法
CN112864152B (zh) * 2019-11-26 2022-06-24 长鑫存储技术有限公司 存储器、存储器的衬底结构及其制备方法
CN112885781B (zh) * 2019-11-29 2022-06-24 长鑫存储技术有限公司 有源区的制备方法及半导体器件
CN113644061B (zh) 2020-04-27 2023-08-22 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
CN114005791B (zh) * 2020-07-28 2024-05-17 长鑫存储技术有限公司 存储器件及其形成方法
CN114121880B (zh) 2020-08-27 2023-05-05 长鑫存储技术有限公司 半导体结构及半导体结构的制造方法
US11974427B2 (en) 2020-09-09 2024-04-30 Changxin Memory Technologies, Inc. Manufacturing method of a memory and a memory
CN114203531A (zh) * 2020-09-18 2022-03-18 长鑫存储技术有限公司 半导体结构的制作方法
CN114256155B (zh) * 2020-09-24 2023-02-28 长鑫存储技术有限公司 存储器的制造方法和存储器
US11856758B2 (en) 2020-09-24 2023-12-26 Changxin Memory Technologies, Inc. Method for manufacturing memory and same
US11985815B2 (en) 2020-09-24 2024-05-14 Changxin Memory Technologies, Inc. Method for manufacturing memory and same
CN114373755A (zh) * 2020-10-15 2022-04-19 长鑫存储技术有限公司 半导体器件、半导体结构及其形成方法
EP4207287A4 (en) * 2020-10-15 2024-06-19 Changxin Memory Technologies, Inc. SEMICONDUCTOR DEVICE, SEMICONDUCTOR STRUCTURE AND ASSOCIATED FORMATION METHOD
CN114446955A (zh) * 2020-11-04 2022-05-06 长鑫存储技术有限公司 半导体结构及半导体结构制作方法
CN115148672B (zh) * 2021-03-29 2024-10-15 长鑫存储技术有限公司 半导体器件的制造方法
CN113517233B (zh) * 2021-07-13 2024-03-29 长鑫存储技术有限公司 半导体结构及其制备方法
CN113707612B (zh) * 2021-07-19 2023-10-20 长鑫存储技术有限公司 存储器件及其形成方法
CN115915750A (zh) * 2021-08-16 2023-04-04 长鑫存储技术有限公司 半导体器件、电子设备及制备方法
CN116959974A (zh) * 2022-04-13 2023-10-27 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构
US11791163B1 (en) 2022-04-13 2023-10-17 Changxin Memory Technologies, Inc. Manufacturing method of semiconductor structure and semiconductor structure
CN116171043B (zh) * 2023-04-24 2023-07-07 长鑫存储技术有限公司 半导体结构及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101131957A (zh) * 2006-08-25 2008-02-27 茂德科技股份有限公司 内存结构的制备方法
CN106876319A (zh) * 2015-12-10 2017-06-20 华邦电子股份有限公司 存储元件的制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI368315B (en) * 2008-08-27 2012-07-11 Nanya Technology Corp Transistor structure, dynamic random access memory containing the transistor structure, and method of making the same
KR101585215B1 (ko) * 2009-09-14 2016-01-22 삼성전자주식회사 사이즈가 구별되는 2종의 콘택 홀을 1회 포토 공정으로 형성하는 반도체 소자의 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101131957A (zh) * 2006-08-25 2008-02-27 茂德科技股份有限公司 内存结构的制备方法
CN106876319A (zh) * 2015-12-10 2017-06-20 华邦电子股份有限公司 存储元件的制造方法

Also Published As

Publication number Publication date
CN109148376A (zh) 2019-01-04

Similar Documents

Publication Publication Date Title
CN109148376B (zh) 存储器及其形成方法、半导体器件
CN110071108B (zh) 半导体存储器元件及其制作方法
US8507980B2 (en) Semiconductor devices having bit line interconnections with increased width and reduced distance from corresponding bit line contacts and methods of fabricating such devices
JP3703885B2 (ja) 半導体記憶装置とその製造方法
CN107240586B (zh) 存储器及其形成方法、半导体器件
US7247906B2 (en) Semiconductor devices having DRAM cells and methods of fabricating the same
US20100270602A1 (en) Semiconductor memory device and method for manufacturing the same
US11056175B1 (en) Semiconductor device and manufacturing method thereof
CN101996950A (zh) 半导体器件及其制造方法
CN109935588B (zh) 存储器及其制作方法
US6511879B1 (en) Interconnect line selectively isolated from an underlying contact plug
US8592978B2 (en) Method of fabricating semiconductor device and the semiconductor device
KR20140147434A (ko) 패드 형성 방법, 이를 이용한 반도체 장치 제조 방법, 도전성 패드 어레이 및 이를 포함하는 반도체 장치
CN209785930U (zh) 电容器、dram单元和存储器
KR100709568B1 (ko) 지그재그 배열의 스토리지노드를 구비한 반도체소자의 제조방법
KR20180018239A (ko) 반도체 메모리 장치
CN100394584C (zh) 用于制造具有在位线方向延伸的接触体的半导体器件的方法
CN111640750A (zh) 存储器及其形成方法
CN115332251A (zh) 半导体结构及其制造方法
CN111863815A (zh) 半导体装置及其形成方法
CN116133391A (zh) 半导体结构及其制备方法
US12096615B2 (en) Semiconductor devices having contact plugs
CN114078773A (zh) 电容器结构及其制作方法、存储器
US20240008246A1 (en) Semiconductor structure and manufacturing method thereof
CN114628504A (zh) 半导体结构及半导体结构的制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP02 Change in the address of a patent holder
CP02 Change in the address of a patent holder

Address after: 230601 no.388 Xingye Avenue, Airport Industrial Park, Hefei Economic and Technological Development Zone, Anhui Province

Patentee after: CHANGXIN MEMORY TECHNOLOGIES, Inc.

Address before: 230000 room 630, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui

Patentee before: CHANGXIN MEMORY TECHNOLOGIES, Inc.