CN101131957A - 内存结构的制备方法 - Google Patents
内存结构的制备方法 Download PDFInfo
- Publication number
- CN101131957A CN101131957A CNA2006101099838A CN200610109983A CN101131957A CN 101131957 A CN101131957 A CN 101131957A CN A2006101099838 A CNA2006101099838 A CN A2006101099838A CN 200610109983 A CN200610109983 A CN 200610109983A CN 101131957 A CN101131957 A CN 101131957A
- Authority
- CN
- China
- Prior art keywords
- silicon
- preparation
- containing layer
- internal storage
- storage structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title abstract description 6
- 238000004519 manufacturing process Methods 0.000 title description 2
- 238000000034 method Methods 0.000 claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 51
- 239000010703 silicon Substances 0.000 claims description 51
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 40
- 238000003860 storage Methods 0.000 claims description 33
- 238000002360 preparation method Methods 0.000 claims description 32
- 239000003990 capacitor Substances 0.000 claims description 21
- 150000003376 silicon Chemical class 0.000 claims description 11
- 238000001039 wet etching Methods 0.000 claims description 11
- 239000000126 substance Substances 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 239000007788 liquid Substances 0.000 claims description 4
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 claims description 3
- 235000011114 ammonium hydroxide Nutrition 0.000 claims description 2
- 239000003989 dielectric material Substances 0.000 claims description 2
- 238000005516 engineering process Methods 0.000 description 24
- 229910052581 Si3N4 Inorganic materials 0.000 description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 15
- 230000012447 hatching Effects 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 238000005530 etching Methods 0.000 description 8
- 238000001259 photo etching Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- 238000000151 deposition Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 239000000203 mixture Substances 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical class CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 238000007598 dipping method Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 238000003701 mechanical milling Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Landscapes
- Semiconductor Memories (AREA)
Abstract
一种内存结构的制备方法首先形成多个条状区块于基板的介电结构上，再形成局部暴露该条状区块侧壁的第一蚀刻屏蔽。其次，利用该第一蚀刻屏蔽局部去除该条状区块以缩减其宽度而形成第二蚀刻屏蔽，其包含多个以错开方式排列的第一区块及第二区块。之后，局部去除未被该第二蚀刻屏蔽覆盖的介电结构以形成多个开口于该介电结构中，再形成导电插塞于该开口中。该多个开口包含多个设置于该第一区块间的第一开口以及多个设置于该第二区块间的第二开口，且该第一开口与该第二开口分别凸出主动区域的相反两侧。
Description
技术领域
本发明涉及一种内存结构的制备方法，特别涉及一种通过分别向主动区域的相反两侧伸展的导电插塞而降低对先进光刻技术的需求的内存结构制备方法。
背景技术
近几年来，动态随机存储器(dynamic random access memory，DRAM)芯片的存储单元的数量与密度大幅的增加。每一个存储单元由金属氧化物半导体场效晶体管(metal oxide semiconductor field effect transistor，MOSFET)与电容器构成，其中该晶体管的源极电连接于该电容器的下电极。电容器可分为堆栈式和深沟渠式两种型态。堆栈式电容器直接在硅基板表面形成电容器，而深沟渠式电容器则是在硅基板内部形成电容器。
图1表示公知的动态随机存储器100，由韩国三星电子(Samsungelectronics)公司的研发人员见2005年Symposium on VLSI TechnologyDigest of Technical Papers。该动态随机存储器100包含多条字符线102、多条位线104、多个倾斜设置的主动区域106。该主动区域106中间设置位线插塞108，且其两端设有两个电容器插塞110。具体的说，该动态随机存储器100采用6F2的记忆单元设计，亦即2F(字符线)×3F(位线)＝6F2，其中F代表最小特征尺寸。
惟，该动态随机存储器100必需使用重复曝光技术(double exposuretechnology，DET)制备多个彼此电隔离且倾斜设置的主动区域106，然而重复曝光技术并不适用于目前产业界的量产曝光机台。再者，设置于两条字符线102间的电容器插塞110的尺寸为1F，必须使用先进光刻技术(例如光刻湿浸式技术)，方可确保其尺寸及位置的正确性。
图2表示另一公知的动态随机存储器120，其由美国美光科技(Microntechnology)公司的研发人员见2004年Symposium on VLSI TechnologyDigest of Technical Papers。该动态随机存储器120包含多条字符线122、多条位线124、多个倾斜设置的主动区域126。该主动区域126中间设置位线插塞128，且其两端设有两个电容器插塞130。与图1的动态随机存储器100相比较仅倾斜设置其主动区域106，图2的动态随机存储器120一并倾斜设置其主动区域126及其位线124，且位线插塞128即设置于该主动区域126及该位线124的交叉点。
发明内容
本发明的主要目的是提供一种内存结构的制备方法，其通过形成分别向主动区域的相反两侧伸展的导电插塞，而降低对先进光刻技术的需求。
为达到上述目的，本发明提出一种内存结构的制备方法，其首先形成多个条状区块于基板的介电结构上，再形成局部暴露该条状区块的侧壁的第一蚀刻屏蔽。其次，利用该第一蚀刻屏蔽进行湿蚀刻工艺以局部去除该条状区块以缩减其宽度而形成第二蚀刻屏蔽，其包含多个第一区块及多个第二区块，且该第一区块与该第二区块以错开方式排列。之后，进行干蚀刻工艺以局部去除未被该第二蚀刻屏蔽覆盖的介电结构而形成多个开口于该介电结构中，再形成导电插塞于该开口中。
进一步说，形成局部暴露该条状区块的侧壁的第一蚀刻屏蔽的步骤包含形成覆盖预定区域的含硅层的第一掺杂屏蔽、进行第一斜向掺杂工艺以将掺质植入该预定区域以外的含硅层以改变该含硅层的预定部分的化学性质(例如抗蚀刻特性)、形成暴露该预定区域内的含硅层的第二掺杂屏蔽以及进行第二斜向掺杂工艺以将掺质植入该预定区域内的含硅层。较佳地，该第一斜向掺杂工艺的掺杂方向相反于该第二斜向掺杂工艺的掺杂方向，该含硅层可包含多晶硅，而该掺质包含二氟化硼。
较佳地，该条状区块由介电材料构成，且该湿蚀刻工艺使用缓冲氧化物蚀刻液局部去除该条状区块的侧壁而缩减该条状区块的宽度。更具体的说，该预定区域内的条状区块的宽度缩减方向相反于该预定区域外的条状区块的宽度缩减方向而形成以错开方式排列的第一区块与第二区块。此外，该多个开口包含多个设置于该预定区域内及该第一区块间的第一开口以及多个设置于该预定区域外及该第二区块间的第二开口，且该第一开口与该第二开口分别凸出主动区域的相反两侧。
公知的内存结构制备方法在进入纳米时代时，必须使用重复曝光技术且必须使用先进光刻工艺定义其电容器插塞(即接触洞)的尺寸及位置。相对地，本发明的内存结构制备方法是通过蚀刻技术单侧地向主动区域的相反两侧伸展导电插塞(即接触洞)的宽度，因而可延后使用重复曝光技术，且定义该接触洞(即该电容器插塞)的尺寸及位置时也可以延后导入先进的光刻技术(例如光刻湿浸式技术)的时程。
附图说明
图1表示公知的动态随机存储器；
图2表示另一公知的动态随机存储器；以及
图3至图15表示本发明第一实施例的内存结构的制备方法。
主要元件标记说明
10内存结构 12半导体基板
13A掺杂区 13B掺杂区
14字符线 16氮化硅间隙壁
18氮化硅层 20介电结构
22介电层 24介电层
26含硅层 26′蚀刻屏蔽
28介电层 28′条状介电区块
30基板 32条状光刻胶层
34含硅层 34′蚀刻屏蔽
42掺杂屏蔽 44预定区域
46主动区域 48掺杂屏蔽
50蚀刻屏 50A介电区块
50B介电区块 52A第一开口
52B第二开口 54第一导电插塞
54A第一导电区块 54B第二导电区块
56第二导电插塞 56A第三导电区块
56B第四导电区块 58介电层
60位线接触插塞 62位线
64氮化硅屏蔽 66氮化硅间隙壁
68氧化硅层 70光刻胶层
72线状开口 74接触洞
76电容器插塞 78电容器
100动态随机存储器 102字符线
104位线 106主动区域
108位线插塞 110电容器插塞
120动态随机存储器 122字符线
124位线 126主动区域
128位线插塞 130电容器插塞
具体实施方式
图3至图15表示本发明的内存结构10的制备方法，其中图3(a)及图3(b)是图3分别沿1-1及2-2剖面线的局部剖示图。首先，形成含硅层(例如多晶硅层)26于基板30上以及介电层28于该含硅层26上，再形成条状光刻胶层32于该介电层28上，其中该介电层28的材质可为四乙基正硅酸盐(TEOS)。
该基板30包含半导体基板12、多个设置于该半导体基板12中的掺杂区13A及13B、多条设置于该半导体基板12上的字符线14、覆盖该多条字符线14侧壁的氮化硅间隙壁16，覆盖该半导体基板12表面的氮化硅层18以及覆盖该多条字符线14及该氮化硅层18的介电结构20。该介电结构20可包含介电层22以及介电层24，其中该介电层22的材质可为硼磷硅玻璃(BPSG)，而该介电层24的材质可为四乙基正硅酸盐。此外，该介电结构20亦可由硼磷硅玻璃构成。
参照图4(a)及图4(b)，其是图3分别沿1-1及2-2剖面线的局部剖示图。进行各向异性干蚀刻工艺，局部去除该条状光刻胶层32以外的介电层28以形成多个条状介电区块28′于该含硅层26上。其次，去除该光刻胶层32之后，进行沉积工艺以形成覆盖该多个条状介电区块28′的含硅层(例如多晶硅层)34。
参照图5、图5(a)及图5(b)，其中图5(a)及图5(b)是图5分别沿1-1及3-3剖面线的局部剖示图。形成覆盖预定区域44的条状介电区块28′的掺杂屏蔽(例如光刻胶层)42，其局部暴露该预定区域44以外的条状介电区块28′。之后，进行第一斜向掺杂工艺以将掺质(例如二氟化硼，BF2)植入该预定区域44以外的局部条状介电区块28′上的含硅层34中。进一步说，该第一斜向掺杂工艺将掺质植入该含硅层34的预定部分的含硅层34(即该条状介电区块28′左侧壁及上方的部分含硅层34)而改变该预定部分的含硅层34的化学性质(例如抗蚀刻特性)。相对地，该条状介电区块28′右侧壁的部分含硅层34则因未经掺质掺杂而保留其原有的化学性质。
参照图6、图6(a)及图6(b)，其中图6(a)及图6(b)是图6分别沿1-1及2-2剖面线的局部剖示图。去除该掺杂屏蔽42之后，形成另一掺杂屏蔽(例如光刻胶层)48，其实质上与该掺杂屏蔽42互补而暴露该预定区域44的局部条状介电区块28′。其次，进行第二斜向掺杂工艺以将掺质植入该预定区域44内的局部条状介电区块28′上的含硅层34中。较佳地，该第一斜向掺杂工艺的掺杂方向相反于该第二斜向掺杂工艺的掺杂方向。进一步说，该第二斜向掺杂工艺将掺质植入该含硅层34的预定部分的含硅层34(即该条状介电区块28′右侧壁及上方的部分含硅层34)而改变该预定部分的含硅层34的化学性质。相对地，该条状介电区块28′左侧壁的部分含硅层34则因未经掺质掺杂而保留其原有的化学性质。
参照图7、图7(a)、图7(b)及图7(c)，其中图7(a)、图7(b)及图7(c)是图7分别沿1-1、2-2及3-3剖面线的局部剖示图。去除该掺杂屏蔽48之后，利用蚀刻液(例如氨水)进行湿蚀刻工艺以局部去除该含硅层34而形成蚀刻屏蔽34′。具体地说，该湿蚀刻工艺局部去除该预定区域44内的条状介电区块28′左侧壁上未经掺质掺杂的含硅层34，而暴露该条状介电区块28′的左侧壁，如图7(b)所示。同理，该湿蚀刻工艺亦局部去除该预定区域44外的条状介电区块28′右侧壁上未经掺质掺杂的含硅层34，而暴露该条状介电区块28′的右侧壁，如图7(c)所示。
参照图8、图8(a)、图8(b)及图8(c)，其中图8(a)、图8(b)及图8(c)是图8分别沿1-1、2-2及3-3剖面线的局部剖示图。利用该蚀刻屏蔽34′及缓冲氧化物蚀刻液(BOE)进行湿蚀刻工艺，以局部去除该条状介电区块28′而形成多个介电区块50A及50B，其构成蚀刻屏蔽50。由于该蚀刻屏蔽34′暴露该条状介电区块28′的侧壁，因此该缓冲氧化物蚀刻液可蚀刻该条状介电区块28′的侧壁而缩减其宽度。较佳地，该条状介电区块28′的原始宽度为1F，而该湿蚀刻工艺缩减其宽度为0.5F，亦即该介电区块50A及50B的宽度为0.5F。具体地说，该介电区块50A与该介电区块50B以错开方式排列，亦即该预定区域44内的条状介电区块28′的宽度缩减方向相反于该预定区域44外的条状介电区块28′的宽度缩减方向。
参照图9、图9(a)、图9(b)及图9(c)，其中图9(a)、图9(b)及图9(c)是图9分别沿1-1、2-2及3-3剖面线的局部剖示图。利用该介电区块50A及50B构成的蚀刻屏蔽50，进行各向异性干蚀刻工艺以去除该蚀刻屏蔽34′，并局部去除未被该蚀刻屏蔽50覆盖之含硅层26而形成蚀刻屏蔽26′。由于该蚀刻屏蔽34′在该介电区块50A及50B之侧壁上的纵向厚度较大，因此该各向异性干蚀刻工艺在完全去除该介电区块50A及50B上方的蚀刻屏蔽34′之后，该介电区块50A及50B的侧壁上仍残留部分蚀刻屏蔽34′。另，由于该含硅层26与该蚀刻屏蔽34′具有相同的材质(多晶硅)，而该介电结构20与该蚀刻屏蔽50具有相同的材质，因此该各向异性干蚀刻工艺可去除该蚀刻屏蔽34′及部分未被该蚀刻屏蔽50遮盖的含硅层26而形成该蚀刻屏蔽26′。
参照图10、图10(a)、图10(b)及图10(c)，其中图10(a)、图10(b)及图10(c)是图10分别沿1-1、2-2及3-3剖面线的局部剖示图。进行各向异性干蚀刻工艺以完全去除该介电区块50A及50B，并局部去除未被该蚀刻屏蔽26′覆盖的介电结构20而形成多个第一开口52A及第二开口52B于该介电结构20之中。进一步说，该第一开口52A与该第二开口52B分别凸出主动区域46的相反两侧。具体地说，若在该各向异性干蚀刻工艺后之介电结构20的位置或形状不如预期，即可将该介电结构20予以蚀刻去除，再重新进行前述的工艺。此外，该各向同性干蚀刻工艺亦可选择性地局部去除该氮化硅层18而暴露该半导体基板12内的掺杂区13A及13B。
参照图11、图11(a)、图11(b)及图11(c)，其中11(a)、图11(b)及图11(c)是图11分别沿1-1、2-2及3-3剖面线的局部剖示图。进行沉积工艺以形成导电层(例如掺杂多晶硅层)，再进行平坦化工艺(例如回蚀工艺或化学机械研磨工艺)以局部去除该介电层22上方的导电层而形成多个第一导电插塞54于该预定区域44内的第一开口52A之中以及多个第二导电插塞56于该预定区域44以外的第二开口52B之中。该平坦化工艺亦去除该介电层22上方的介电层24及蚀刻屏蔽26′。
进一步说，该第一导电插塞54包含设置于该主动区域46内的第一导电区块54A及设置于该主动区域46第一侧边的第二导电区块54B。该第二导电插塞56包含设置于该主动区域46内的第三导电区块56A及设置于该主动区域46第二侧边的第四导电区块56B。较佳地，该第一导电区块54A的宽度约为该第二导电区块54B的两倍，该第三导电区块56A的宽度约为该第四导电区块56B的两倍，且该主动区域46的第一侧边及第二侧边为该主动区域46的相反两侧。
参照图12、图12(a)、图12(b)及图12(c)，其中12(a)、图12(b)及图12(c)是图12分别沿1-1、2-2及3-3剖面线的局部剖示图。形成覆盖该第一导电插塞54及该第二导电插塞56的介电层58，再形成连接该第一导电插塞54的位线接触插塞60于该介电层58之中。其次，沉积导电层(例如钨金属层)于该介电层58之上，再成形成氮化硅屏蔽64并进行干蚀刻工艺以局部去除该导电层而形成连接该位线接触插塞60的位线62。由于该位线接触插塞60可与该第一导电插塞54的第一导电区块54A或第二导电区块54B连接而达成该位线62与该掺杂区13A的电气连接，因此定义其尺寸及位置的光刻技术具有较大的工艺裕度(process window)。较佳地，该位线接触插塞60连接该第一导电插塞54的第二导电区块54B。
参照图13、13(a)及图13(b)，其中13(a)及图13(b)是图13分别沿1-1及2-2剖面线的局部剖示图。形成氮化硅间隙壁66以电隔离该位线62。其次，进行高密度化学气相沉积工艺以形成氧化硅层68，其填满该位线62间的间隙并覆盖该氮化硅屏蔽64。之后，进行平坦化工艺以局部去除该氮化硅屏蔽64上方的氧化硅层68。
参照图14、图14(a)及图14(b)，其中图14(a)及图14(b)是图14分别沿1-1及2-2剖面线的局部剖示图。形成具有多个线状开口72的光刻胶层70于平坦化的表面，其中该线状开口72暴露部分氧化硅层68。其次，利用该光刻胶层70及该氮化硅间隙壁66为蚀刻屏蔽，进行自对准干蚀刻工艺以去除该线状开口72下方的氧化硅层68而形成多个暴露该第二导电插塞56的接触洞74，其暴露该第二导电插塞56的第四导电区块56B。
参照图15、15(a)及图15(b)，其中图15(a)及图15(b)是图15分别沿1-1及2-2剖面线的局部剖示图。在去除该光刻胶层70之后，进行氮化硅沉积及干蚀刻工艺以增加该氮化硅间隙壁66的厚度，再进行沉积工艺以形成填满该接触洞74的导电层(例如掺杂多晶硅层)。其次，进行平坦化工艺以局部去除该导电层而形成电容器插塞76，其连接该预定区域44以外的第二导电插塞56的第四导电区块56B。之后，形成设置于该介电层64上的电容器78，其经由该电容器插塞76连接该第二导电插塞56的第四导电区块56B而完成该内存结构10。
公知内存结构100的制备方法必须使用重复曝光技术且必须使用先进光刻工艺定义其电容器插塞110(即接触洞)的尺寸及位置。相对地，本发明的内存结构10的制备通过蚀刻技术单侧地向该主动区域46的相反两侧伸展导电插塞76的宽度，因而并不需使用重复曝光技术，且定义该第一开口52A及该第二开口52B的尺寸无需使用先进的光刻技术(例如光刻湿浸式技术)。进一步说，本发明的位线62及主动区域64均为水平设计的简单线形图案，因而不需使用重复曝光技术。此外，本发明采用具有简单线状图案的光刻掩膜定义该线状开口72，再利用自对准的干蚀刻技术形成该接触洞74，因此不需使用先进的光刻技术。
本发明之技术内容及技术特点已揭示如上，然而所属技术领域的技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神之替换及改进。因此，本发明的保护范围应不限于实施例所揭示者，而应包括各种不背离本发明的替换及改进，并为权利要求所涵盖。
Claims (20)
1.一种内存结构的制备方法，其特征是包含下列步骤：
形成多个条状区块于基板上，该基板包含介电结构；
形成局部暴露该条状区块的第一蚀刻屏蔽；
利用该第一蚀刻屏蔽，局部去除该条状区块以形成第二蚀刻屏蔽；
局部去除未被该第二蚀刻屏蔽覆盖的介电结构以形成多个开口于该介电结构中；以及
形成导电插塞于该开口中。
2.根据权利要求1所述的内存结构的制备方法，其特征是形成该第一蚀刻屏蔽的步骤包含：
形成含硅层，其覆盖该多个条状区块；
改变预定部分的含硅层的化学性质；以及
去除该预定部分以外的含硅层，而该预定部分的含硅层形成该第一蚀刻屏蔽。
3.根据权利要求2所述的内存结构的制备方法，其特征是改变预定部分的含硅层的化学性质进行掺杂工艺以将掺质植入该预定部分的含硅层。
4.根据权利要求3所述的内存结构的制备方法，其特征是去除该预定部分以外的含硅层局部去除该条状区块侧壁的含硅层。
5.根据权利要求3所述的内存结构的制备方法，其特征是该掺杂工艺为斜向掺杂工艺，该含硅层包含多晶硅，且该掺质包含二氟化硼。
6.根据权利要求5所述的内存结构的制备方法，其特征是去除该预定部分以外的含硅层利用氨水进行湿蚀刻工艺。
7.根据权利要求1所述的内存结构的制备方法，其特征是形成局部暴露该条状区块的第一蚀刻屏蔽包含：
形成含硅层，其覆盖该多个条状区块；
形成第一掺杂屏蔽，其覆盖预定区域的含硅层；以及
进行第一斜向掺杂工艺以将掺质植入该预定区域以外的含硅层，以改变该含硅层的预定部分的化学性质。
8.根据权利要求7所述的内存结构的制备方法，其特征是另包含：
形成第二掺杂屏蔽，其暴露该预定区域内的含硅层；以及
进行第二斜向掺杂工艺以将掺质植入该预定区域内的含硅层；
其中该第一斜向掺杂工艺的掺杂方向不同于该第二斜向掺杂工艺的掺杂方向。
9.根据权利要求8所述的内存结构的制备方法，其特征是该第一斜向掺杂工艺的掺杂方向相反于该第二斜向掺杂工艺的掺杂方向。
10.根据权利要求7所述的内存结构的制备方法，其特征是还包含形成多个连接该预定区域内的导电插塞的位线接触插塞以及形成多个连接该预定区域外的导电插塞的电容器接触插塞的步骤。
11.根据权利要求7所述的内存结构的制备方法，其特征是局部去除该条状区块以形成第二蚀刻屏蔽的步骤是进行湿蚀刻工艺。
12.根据权利要求11所述的内存结构的制备方法，其特征是该条状区块由介电材料构成，且该湿蚀刻工艺使用缓冲氧化物蚀刻液局部去除该条状区块。
13.根据权利要求11所述的内存结构的制备方法，其特征是该湿蚀刻工艺缩减该条状区块的宽度。
14.根据权利要求13所述的内存结构的制备方法，其特征是该预定区域内的条状区块的宽度缩减方向不同于该预定区域外的条状区块的宽度缩减方向。
15.根据权利要求14所述的内存结构的制备方法，其特征是该预定区域内的条状区块的宽度缩减方向相反于该预定区域外的条状区块的宽度缩减方向。
16.根据权利要求1所述的内存结构的制备方法，其特征是还包含形成含硅层于该介电结构上的步骤，且该条状区块形成于该含硅层上。
17.根据权利要求16所述的内存结构的制备方法，其特征是局部去除未被该第二蚀刻屏蔽覆盖的介电结构以形成多个开口于该介电结构中的步骤包含：
局部去除未被该第二蚀刻屏蔽覆盖的含硅层以形成第三蚀刻屏蔽；以及
局部去除未被该第三蚀刻屏蔽覆盖的介电结构以形成该多个开口。
18.根据权利要求17所述的内存结构的制备方法，其特征是该第二蚀刻屏蔽包含多个第一区块及多个第二区块，且该第一区块与该第二区块以错开方式排列。
19.根据权利要求18所述的内存结构的制备方法，其特征是该多个开口包含：
多个第一开口，设置于该第一区块之间；以及
多个第二开口，设置于该第二区块之间。
20.根据权利要求19所述的内存结构的制备方法，其特征是该第一开口与该第二开口分别凸出主动区域的相反两侧。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2006101099838A CN100530590C (zh) | 2006-08-25 | 2006-08-25 | 内存结构的制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2006101099838A CN100530590C (zh) | 2006-08-25 | 2006-08-25 | 内存结构的制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101131957A true CN101131957A (zh) | 2008-02-27 |
| CN100530590C CN100530590C (zh) | 2009-08-19 |
Family
ID=39129154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006101099838A Active CN100530590C (zh) | 2006-08-25 | 2006-08-25 | 内存结构的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100530590C (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109148376A (zh) * | 2017-06-28 | 2019-01-04 | 长鑫存储技术有限公司 | 存储器及其形成方法、半导体器件 |
-
2006
- 2006-08-25 CN CNB2006101099838A patent/CN100530590C/zh active Active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109148376A (zh) * | 2017-06-28 | 2019-01-04 | 长鑫存储技术有限公司 | 存储器及其形成方法、半导体器件 |
| CN109148376B (zh) * | 2017-06-28 | 2020-07-31 | 长鑫存储技术有限公司 | 存储器及其形成方法、半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN100530590C (zh) | 2009-08-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7626223B2 (en) | Memory structure for reduced floating body effect | |
| US7723756B2 (en) | Silicon pillars for vertical transistors | |
| JP3589791B2 (ja) | Ｄｒａｍセルの製造方法 | |
| TWI455250B (zh) | 動態隨機存取記憶體低寄生電容接觸層及閘極結構及其製程 | |
| CN108389837A (zh) | 晶体管结构、存储器结构及其制备方法 | |
| CN208189569U (zh) | 晶体管结构及存储器结构 | |
| CN1507034A (zh) | 用于制造具有在位线方向延伸的接触体的半导体器件的方法 | |
| US5536673A (en) | Method for making dynamic random access memory (DRAM) cells having large capacitor electrode plates for increased capacitance | |
| US20050184326A1 (en) | Deep-trench 1t-sram with buried out diffusion well merged with an ion implantation well | |
| CN100544002C (zh) | 内存结构及其制备方法 | |
| CN100530590C (zh) | 内存结构的制备方法 | |
| US20210391259A1 (en) | Integrated circuit device | |
| CN110246841B (zh) | 半导体元件及其制作方法 | |
| US7394124B2 (en) | Dynamic random access memory device | |
| KR20060074441A (ko) | 커패시터를 구비하는 디램 소자의 형성 방법 및 그방법으로 형성된 디램 소자 | |
| KR100338959B1 (ko) | 반도체 소자의 커패시터 하부전극 제조방법 | |
| KR100336560B1 (ko) | 캐패시터 하부전극 및 그 제조방법 | |
| KR100266010B1 (ko) | 캐패시터형성방법 | |
| CN114388446A (zh) | 半导体装置的形成方法 | |
| KR100703832B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| US20080044970A1 (en) | Memory structure and method for preparing the same | |
| KR19990061112A (ko) | 반도체 소자의 캐패시터 형성방법 | |
| KR20030004584A (ko) | 반도체 메모리 장치의 스토리지 전극 형성 방법 | |
| KR20010028817A (ko) | 반도체소자 제조방법 | |
| KR20080010125A (ko) | 반도체 소자의 커패시터 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |