KR19990061112A - 반도체 소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 반도체기판 상부에 콘택플러그가 형성된 하부절연층을 형성하고 상기 반도체기판 상부에 제1식각장벽층을 형성한 다음, 상기 제1식각장벽층과 일정두께의 하부절연층을 저장전극마스크를 이용하여 식각하여 상기 콘택플러그를 돌출시키고 전체표면상부에 저장전극용 도전체를 일정두께 형성한 다음, 전체표면상부에 제2식각장벽층을 형성하고 상기 콘택플러그 상측의 도전체가 노출되도록 상기 제2식각장벽층을 에치백하고 상기 제2식각장벽층을 마스크로하여 상기 도전체를 식각한 다음, 상기 제2식각장벽층을 제거하는 공정으로 표면적지 증가된 저장전극을 형성하고 후속공정으로 유전체막과 플레이트전극을 형성하여 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성하는 기술이다.

Description

반도체소자의 캐패시터 형성방법

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 실린더형의 저장전극의 표면적을 극대화시킴으로써 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성하는 기술에 관한 것이다.

반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, ( εo × εr × A ) / T ( 단, 상기 εo 는 진공유전율, 상기 εr 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량 C 를 증가시키기 위하여, 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 저장전극의 표면적을 증가시키는 등의 방법을 사용하였다.

그러나, 이러한 방법들은 모두 각각의 단점을 가지고 있다.

도시되진않았으나 종래기술에 따른 반도체소자의 실린더형 캐패시터 형성방법을 설명하면 다음과 같다.

먼저, 반도체기판 상부에 하부절연층을 형성한다. 이때, 상기 하부절연층은 소자분리절연막, 게이트산화막, 게이트전극 또는 비트라인이 형성하고, 비.피.에스.지. ( BPSG : Boro Phospho Silicate Glass, 이하에서 BPSG 라 함 ) 와 같이 플로우가 잘되는 절연물질로 형성한다.

그 다음에, 콘택마스크를 이용한 식각공정으로 상기 반도체기판의 예정된 부분, 즉 불순물 확산영역을 노출시키는 콘택홀을 형성한다.

그리고, 상기 콘택홀을 통하여 상기 반도체기판의 예정된 부분에 접속되는 다결정실리콘막을 소정두께 형성한다. 그리고, 그 상부에 희생산화막을 소정두께 형성한다.

그 다음에, 저장전극마스크를 이용한 식각공정으로 상기 희생산화막과 다결정실리콘막을 순차적으로 식각한다. 이때, 상기 식각공정은 하부절연층을 식각장벽으로 하여 실시한다.

그리고, 전체표면상부에 다른 다결정실리콘막을 소정두께 형성하고 이를 이방성식각하여 상기 희생산화막과 다결정실리콘막의 측벽에 다른 다결정실리콘막 스페이서를 형성하여 실린더형 저장전극을 형성한다.

그 다음, 상기 유전체막을 형성하고, 전체표면상부에 유전체막과 플레이트전극을 형성하여 캐패시터를 형성한다.

또한, 종래기술의 다른 실시예는, 콘택홀이 반도체기판 상부에 저장전극 영역을 노출시키는 감광막패턴을 형성하고 이를 이용하여 하부절연층을 일정두께 식각한 다음, 상기 식각된 하부절연층 표면에 형성되는 실리더형 저장전극을 형성하였다.

상기한 바와같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 없어 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 하부절연층을 식각하여 실린더형 저장전극을 형성하되, 내부에 콘택플러그로 인하여 표면적이 증가되는 저장전극을 형성함으로써 후속공정으로 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

도 1 내지 도 5 은 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 나타낸 단면도.

〈도면의 주요주분에 대한 부호의 설명〉

11 : 반도체기판 13 : 하부절연층

15 : 콘택홀

17 : 콘택플러그 19 : 제1식각장벽층

21 : 저장전극용 도전체 23 : 제2식각장벽층

상기 목적 달성을 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,

반도체기판 상부에 콘택플러그가 형성된 하부절연층을 형성하는 공정과,

상기 반도체기판 상부에 제1식각장벽층을 형성하는 공정과,

상기 제1식각장벽층과 일정두께의 하부절연층을 저장전극마스크를 이용하여 식각하여 상기 콘택플러그를 돌출시키는 공정과,

전체표면상부에 저장전극용 도전체를 일정두께 형성하는 공정과,

전체표면상부에 제2식각장벽층을 형성하고 상기 콘택플러그 상측의 도전체가 노출되도록 상기 제2식각장벽층을 에치백하는 공정과,

상기 제2식각장벽층을 마스크로하여 상기 도전체를 식각하는 공정과,

상기 제2식각장벽층을 제거하는 공정을 포함하는 것을 특징으로한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 1 내지 도 5 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.

먼저, 반도체기판(11) 상부에 하부절연층(13)을 형성한다. 이때, 상기 하부절연층(13)은 소자분리막, 워드라인 및 비트라인을 형성하고 그 상부를 BPSG 와 같이 유동성이 우수한 절연물질로 평탄화시켜 형성된 것이다.

그리고, 저장전극 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판(11)을 노출시키는 콘택홀(15)을 형성한다. 그리고, 상기 콘택홀(15)을 매립하는 콘택플러그(17)를 형성한다.

그 다음에, 전체표면상부에 제1식각장벽층(19)을 형성한다. (도 1)

그리고, 저장전극마스크(도시안됨)를 이용한 식각공정으로 상기 제1식각장벽층(19)과 일정두께의 하부절연층(13)을 식각하여 상기 콘택플러그(17)를 노출시킨다. 이때, 상기 식각공정은 통상의 저장전극마스크와 극성이 다른 마스크를 사용하거나 극성이 다른 감광막을 이용하여 실시한다. (도 2)

그 다음에, 전체표면상부에 저장전극용 도전체(21)를 증착한다.

그리고, 전체표면상부에 제2식각장벽층(23)을 두껍게 형성한다. 그리고, 상기 제2식각장벽층(23)을 에치백하되, 상기 도전체(21)와의 식각선택비 차이를 이용하여 상기 콘택플러그(17) 상측에 증착된 도전체(21)가 노출되도록 실시한다. (도 3, 도 4)

그 다음에, 상기 제2식각장벽층(23)을 마스크로하여 상기 도전체(23)를 이방성식각하되, 상기 제1식각장벽층(19)이 노출되도록 상기 하부절연층(13)의 식각면과 콘택플러그(17)의 측벽에 형성한다. (도 5)

여기서, 상기 하부절연층(13)과 제1식각장벽층(19)은 중온산화막이나 테오스와 같은 산화화합물을 10 ∼ 30000 Å 정도의 두께로 형성한다. 그리고, 상기 도전체(21)는 100 ∼ 10000 Å 정도의 두께로 형성한다. 상기 제2식각장벽층(23)은 PSG 나 BPSG 와 같은 절연막이나 감광막으로 형성하되, 500 ∼ 30000 Å 정도의 두께로 형성한다.

그리고, 상기 하부절연층(13)의 부분식각공정은, 상기 하부절연층(13)에 상부로부터 500 ∼ 25000 Å 정도의 깊이로 불순물을 이온주입하고 이온주입된 부분과 주입되지않은 부분의 식각선택비 차이를 이용하여 실시한다.

본 발명의 다른 실시예는 상기 하부절연층(13)을 식각선택비 차이를 갖는 두개의 적층구조로 형성하고 후속공정을 실시하는 것이다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 하부절연층을 식각하여 실린더형 저장전극을 형성하되, 내부에 콘택플러그로 인하여 표면적이 증가되는 저장전극을 형성함으로써 후속공정으로 반도체소자의 고집적화에 충분한 정전용량을 확보하여 반도체소자의 고집적화를 가능하게 하는 효과가 있다.

Claims (7)

1. 반도체기판 상부에 콘택플러그가 형성된 하부절연층을 형성하는 공정과,

   상기 반도체기판 상부에 제1식각장벽층을 형성하는 공정과,

   상기 제1식각장벽층과 일정두께의 하부절연층을 저장전극마스크를 이용하여 식각하여 상기 콘택플러그를 돌출시키는 공정과,

   전체표면상부에 저장전극용 도전체를 일정두께 형성하는 공정과,

   전체표면상부에 제2식각장벽층을 형성하고 상기 콘택플러그 상측의 도전체가 노출되도록 상기 제2식각장벽층을 에치백하는 공정과,

   상기 제2식각장벽층을 마스크로하여 상기 도전체를 식각하는 공정과,

   상기 제2식각장벽층을 제거하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
2. 제 1 항에 있어서,

   상기 하부절연층과 제1식각장벽층은 중온산화막이나 테오스와 같은 산화화합물을 10 ∼ 30000 Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
3. 제 1 항에 있어서,

   상기 저장전극마스크를 이용한 식각공정은 하부절연층을 500 ∼ 25000 Å 정도 식각하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
4. 제 1 항에 있어서,

   상기 제2식각장벽층은 PSG 나 BPSG 와 같은 물질로 500 ∼ 30000 Å 정도의 두께 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
5. 제 1 항에 있어서,

   상기 제2식각장벽층은 감광막으로 500 ∼ 30000 Å 정도의 두께 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
6. 제 1 항에 있어서,

   상기 하부절연층은 500 ∼ 25000 Å 정도의 깊이로 불순물을 이온주입하여 주입되지않은 하부절연층과의 식각선택비 차이를 갖도록 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
7. 제 1 항 또는 제 6 항에 있어서,

   상기 하부절연층은 식각선택비 차이를 갖는 두층의 적층구조로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.