CN114388446A - 半导体装置的形成方法 - Google Patents

Abstract

本发明公开了一种半导体装置的形成方法，包含以下步骤。提供衬底，于衬底上形成多条位线，于衬底上形成多个触点并与位线交替且分隔地设置。于衬底上形成多个间隙壁结构，位在各位线以及各触点之间。进行沉积制作工艺，于衬底上形成导电层，填满相邻的间隙壁结构之间并覆盖位线上方，其中，导电层内包括多个气孔。进行离子注入制作工艺，形成多个掺杂区以分别填满气孔。透过离子注入制作工艺可诱使导电层内的原子重新排列，形成掺杂区以填补导电层内的气孔，藉此，可改善半导体装置中存储节点插塞的结构稳定性，进而优化装置效能。

Description

半导体装置的形成方法

技术领域

本发明系关于一种半导体装置的形成方法，特别是一种半导体存储装置的形成方法。

背景技术

随着各种电子产品朝小型化发展之趋势，半导体存储装置的设计也必须符合高积集度及高密度之要求。对于具备凹入式闸极结构之动态随机存取存储器(dynamic randomaccess memory，DRAM)而言，由于其可以在相同的半导体衬底内获得更长的载子通道长度，以减少电容结构之漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面闸极结构的动态随机存取记忆体。

一般来说，具备凹入式闸极结构的动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储信息，而每一存储单元可由一晶体管组件与一电容器组件串联组成，以接收来自于字线(word line，WL)及位线(bit line，BL)的电压信息。因应产品需求，阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。因此，现有技术还待进一步改良以有效提升相关存储装置的效能及可靠度。

发明内容

本发明之一目的在于提供一种半导体装置的形成方法，其是额外进行离子注入制作工艺于触点内形成多个掺杂区，以改善所述存储节点插塞的结构稳定性，进而优化所述半导体装置的装置效能。

为达上述目的，本发明之一实施例提供一种半导体装置的形成方法，其包含以下步骤。提供衬底，于所述衬底上形成多条位线，于所述衬底上形成多个触点，并与所述位线交替且分隔地设置。接着，于所述衬底上形成多个间隙壁结构，分别位于各所述位线的侧壁上并位在所述位线以及各所述触点之间。然后，进行沉积制作工艺，于所述衬底上形成导电层，填满相邻的所述间隙壁结构之间并覆盖所述位线上方，其中，所述导电层内包括多个气孔。后续，进行离子注入制作工艺，形成多个掺杂区以分别填满所述气孔。

附图说明

所附图示提供对于本发明实施例的更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。

图1至图5为本发明第一实施例中半导体装置的形成方法的步骤示意图，其中：

图1为一半导体装置于形成位线后的俯视示意图；

图2为图1沿着切线A-A’的剖面示意图；

图3为一半导体装置于形成导电层后的剖面示意图；

图4为一半导体装置于进行离子注入制作工艺后的剖面示意图；以及

图5为一半导体装置于形成掺杂区后的剖面示意图。

图6至图7为本发明第二实施例中半导体装置的形成方法的步骤示意图，其中：

图6为一半导体装置于进行离子注入制作工艺后的剖面示意图；以及

图7为一半导体装置于进行回蚀刻制作工艺后的剖面示意图。

图8为本发明第三实施例中半导体装置的形成方法的步骤示意图。

其中，附图标记说明如下：

100、200、300 半导体装置

101 绝缘区

103 有源区

110 衬底

130 介电层

131 氧化物层

133 氮化物层

135 氧化物层

140 埋藏式字线

160 位线

160a 位线触点

161 半导体层

163 阻障层

165 金属层

167 盖层

170 间隙壁结构

171 第一间隙壁

173 第二间隙壁

175 第三间隙壁

180 导电层

180a 触点

181、182 气孔

181a、182a 掺杂区

280、280a 触点

281、282 气孔

281a、282a 掺杂区

381、382 掺杂区

390 掩模图案

D1、x、y 方向

P1、P2、P3 离子注入制作工艺

具体实施方式

为使熟习本发明所属技术领域之一般技艺者能更进一步了解本发明，下文特列举本发明之较佳实施例，并配合所附图式示，详细说明本发明的构成内容及所欲达成之功效。须知悉的是，以下所举实施例可以在不脱离本发明的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

请参照图1至图5，所绘示者为本发明第一实施例中半导体装置100之形成方法的步骤示意图。首先，如图1所示，提供一衬底110，例如是一硅衬底、含硅衬底(如SiC、SiGe等)或硅覆绝缘(silicon-on-insulator，SOI)衬底等，衬底110内还形成有至少一绝缘区101，例如是一浅沟渠隔离(shallow trench isolation，STI)，以在衬底100上定义出多个有源区(active area，AA)103，其中，绝缘区101可环绕有源区103。在本实施例中，有源区103例如是相互平行地沿着同一方向D1延伸，其中，方向D1例如是相交且不垂直于y方向或x方向，如图1所示，但不以此为限。绝缘区101的形成例如是先利用蚀刻方式而于衬底110中形成多个沟渠(未绘示)，再于所述沟渠中填入一绝缘材料(如氧化硅或氮氧化硅等)，但并不以此为限。

衬底110内还可形成有多个埋藏式闸极(未绘示)，所述埋藏式闸极例如是相互平行地沿着y方向延伸并横跨各有源区103，进而形成半导体装置100的埋藏式字线(buriedword line，BWL)140。而衬底110上则形成有多条位线160，例如是相互平行地沿着垂直于埋藏式字线140的x方向延伸，以同时与各有源区103以及位在衬底110内的各埋藏式字线140交错。如图2所示，各位线160是相互分隔地形成在衬底110的介电层130上，并且包含依序堆迭的半导体层161、阻障层163、金属层165以及盖层167。部分的位线160的下方则进一步深入衬底110内，形成位线触点(bit line contact，BLC)160a。在本实施例中，位线触点160a例如是与各位线160的半导体层161一体成形，并直接接触衬底110，如图2所示。另一方面，在一实施例中，介电层130优选地具有复合层结构，例如包含氧化物层131-氮化物层133-氧化物层135(oxide-nitride-oxide，ONO)结构，但不以此为限。

再如图2所示，衬底110上还形成有多个间隙壁结构170。间隙壁结构170优选地具有复合层结构，其例如包括依序堆迭于各位线160的侧壁上的第一间隙壁171(例如包含氮化硅)、第二间隙壁173(例如包含氧化硅)，以及第三间隙壁175(例如包含氮化硅)，但不以此为限。在一实施例中，所述间隙壁结构亦可选择包括单层结构(未绘示)。此外，第一间隙壁171、第二间隙壁173以及第三间隙壁175分别是透过不同的沉积与蚀刻制作工艺而形成，使得第一间隙壁171、第二间隙壁173以及第三间隙壁175皆可呈现长条状并分别包括不同的绝缘材料，但不以此为限。举例来说，可先进行第一间隙壁171的制作工艺，在位线160与衬底110上整体性地沉积氮化硅材料层(silicon nitride，未绘示)或其他低介电常数的介电材质层，覆盖各位线160的顶面、侧壁以及介电层130的顶面，再进行一回蚀刻制作工艺，部分移除所述氮化硅材料层或所述其他低介电常数的介电材质层而形成第一间隙壁171(包含氮化硅材质)；然后，再进行第二间隙壁173的制作工艺，整体性地沉积氧化硅材料层(silicon oxide，未绘示)覆盖各位线160的顶面、第一间隙壁171、以及衬底110的顶面，并进行另一回蚀刻制作工艺，部分移除所述氧化硅材料层而形成第二间隙壁173(包含氧化硅材质)；然后，再进行第三间隙壁175的制作工艺，在位线160与衬底110上整体性地沉积氮化硅材料层(silicon nitride，未绘示)，覆盖各位线160的顶面、侧壁以及介电层130的顶面，并进行再一回蚀刻制作工艺，部分移除所述氮化硅材料层而形成第三间隙壁175(包含氮化硅材质)，但不以此为限。如此，第一间隙壁171、第二间隙壁173以及第三间隙壁175可具有相互齐平的顶面，如图2所示。另一方面，本实施例系在形成位线160时，一并进行介电层130的图案化制作工艺，以定义出后续所需形成的存储节点插塞(storage node contact)的位置，如此，第一间隙壁171、第二间隙壁173以及第三间隙壁175均可直接形成于衬底110的顶面上。

接着，如图3所示，于间隙壁结构170形成后，进行沉积制作工艺，在衬底110上形成导电层180，填满相邻的间隙壁结构170之间的空间并进一步覆盖在位线160上。在一实施例中，导电层180例如包括铝(aluminum，Al)、钛(titanium，Ti)、铜(copper，Cu)或钨(tungsten，W)等低阻值的金属材质，或者包括硅、硅磷(silicon germanium，SiP)等半导体材质，但不以此为限。需注意的是，进行所述沉积制作工艺时，因各位线160之间的所述空间具有相对较大的高宽比(aspect ratio)，使得填入其内的导电层180内容易形成多个气孔(void)，例如包括形成位置较靠近位线160顶部的气孔，例如是图3所示的气孔181，其形成位置例如是位于两相邻位线160的盖层167之间，及/或形成位置较靠近位线160底部的气孔，例如是图3所示的气孔182，其形成位置例如是位于两相邻位线160的阻障层163与半导体层161之间，但不以此为限。

如图4所示，在衬底110上进行离子注入制作工艺P1，将四价掺质注入导电层180内，特别是形成有气孔181及/或气孔182处，使得所述四价掺质可与导电层180所包含的所述金属材质或所述半导体材质进行反应，使得所述金属材质或所述半导体材质的原子可重新排列而在气孔181、182或邻近气孔181、182等异质介面或结构密度相对较小的地方形成掺杂区，例如图4所示的掺杂区181a、182a。如此，由所述四价掺质与所述金属材质或所述半导体材质反应所形成的所述掺杂区可进一步填充于气孔181及/或气孔182内，并填补气孔181及/或气孔182。其中，掺杂区181a的形成位置较靠近位线160顶部的气孔，例如是位于两相邻位线160的盖层167之间，而掺杂区182a的形成位置则较靠近位线160底部，例如是位于两相邻位线160的阻障层163与半导体层161之间，但不以此为限。在一实施例中，所述四价掺质例如选自于由碳(carbon，C)、硅以及锗(germanium，Ge)组成的群组，而掺杂区181a、182a例如包括硅、锗、硅锗(silicon germanium，SiGe)、硅碳(silicon carbide，SiC)等材质，但不以此为限。

然后，如图5所示，对导电层180进行回蚀刻制作工艺，完全移除覆盖在位线160上方的导电层180，且部分移除填入所述空间内的导电层180，而形成多个触点180a，以作为半导体装置100的存储节点插塞。如此，触点180a以及位线160可于衬底110上方相互交替且分隔地设置，并透过间隙壁结构170而相互隔绝。在本实施例中，各触点180a的表面例如可与各位线160的金属层165的表面齐平，但不以此为限。此外，需注意的是，在进行所述回蚀刻制作工艺时，可一并移除相对位置较靠近位线160顶部的掺杂区181a，而仅保留相对位置较靠近位线160底部的掺杂区182a，但不以此为限。在此设置下，掺杂区182a可完全埋设于各触点180a内，填补相对位置较靠近位线160底部的气孔182，以改善触点180a的结构可靠性，进而提升触点180a的导电效果。

而后，则可继续于各触点180a上方形成存储节点焊盘(storage node pad，SNpad，未绘示)以及电容(capacitor，未绘示)，所述电容包括多个存储节点(storage node，SN，未绘示)，使得各所述存储节点可透过所述存储节点焊盘以及所述存储节点插塞(即触点180a)而与半导体装置100内的晶体管组件(未绘示)电性连接。是以，本实施例的半导体装置100可形成一动态随机存取存储器(dynamic random access memory，DRAM)装置，系由至少一所述晶体管组件以及至少一所述存储节点构成动态随机存取存储器阵列中的最小组成单元(memory cell)，以接收来自于位线160及埋藏式字线140的电压信息。

由此，即完成本发明第一实施例中的半导体装置100。根据本实施例的形成方法，系额外地对导电层180进行离子注入制作工艺P1，注入四价掺质与导电层180的金属材质或半导体材质反应，使得所述金属材质或所述半导体材质的原子可重新排列而可在气孔181、182或邻近气孔181、182等异质介面或结构密度相对较小的地方形成掺杂区181a、182a，以填充于导电层180底部的气孔182内，其例如是位于两相邻位线160的阻障层163与半导体层161之间。如此，掺杂区182a可填补触点180a内可能形成的气孔182，以改善触点180a的结构可靠度，进而有利于提升各触点180a的导电效果。在此设置下，本实施例的半导体装置100可透过各触点180a与其上方设置的存储节点焊盘以及存储节点形成良好的电性连接，进而使得半导体装置100可具备更为优化的装置效能。

此外，本领域者应可轻易了解，为能满足实际产品需求的前提下，本发明形成半导体装置及其形成方法亦可能有其它态样，而不限于前述。下文将进一步针对本发明中半导体装置的方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明之各实施例中相同之组件系以相同之标号进行标示，以利于各实施例间互相对照。

请参照图6至图7所示，其绘示本发明第二实施例中半导体装置200之形成方法的步骤示意图。本实施例中半导体装置200前端的形成步骤大体上与前述第一实施例中的半导体装置100前端的形成步骤相同，如图1至图4所示，于此不在赘述。本实施例与前述第一实施例主要差异在于，先对导电层180进行回蚀刻制作工艺，再进行离子注入制作工艺P2，以因应所述高宽比的改变或离子注入制作工艺P2的能量改变。

细部来说，先对图4所示的导电层180进行回蚀刻制作工艺，形成触点280，使得相对位置较靠近位线160顶部的气孔可一并被部分移除。在此操作下，至少部分的气孔281可暴露于各触点280表面，而相对位置较靠近位线160底部的气孔282则完全埋设于各触点280内，如图6所示。在本实施例中，各触点280的表面例如可与各位线160的金属层165的表面齐平，但不以此为限。

然后，如图7所示，进行离子注入制作工艺P2，可使用相对较低的离子注入能量将四价掺质注入各触点280内，特别是形成有气孔281及/或气孔282处，以避免离子注入制作工艺P2操作时使用过高的能量而影响周围元件(如位线160)。如此，可于导电层280内形成多个掺杂区281a、282a，其中，掺杂区281a可部分暴露于各触点280表面，而掺杂区282a则完全埋设于各触点280内，并位于两相邻位线160的阻障层163与半导体层161之间，但不以此为限。触点280回蚀后变为触点280a。在一实施例中，所述四价掺质例如选自于由碳、硅以及锗组成的群组，而281a、282a例如包括硅、锗、硅锗、硅碳，优选地包括硅锗，但不以此为限。而后，同样可继续于各触点280上方形成存储节点焊盘以及电容(包括多个存储节点)，使得本实施例的半导体装置200亦可形成一动态随机存取存储器装置。

由此，即完成本发明第二实施例中的半导体装置200。根据本实施例的形成方法，系于离子注入制作工艺P2进行前先进行回蚀刻制程，暴露出部分的气孔281。在此操作下，在进行离子注入制作工艺P2时，可使用相对较低的注入能量注入四价掺质与导电层180的金属材质或半导体材质，如此，可避免离子注入制作工艺P2影响周围元件，进而可更为容易地在相对位置较靠近位线160底部的气孔282或邻近气孔282处形成掺杂区，以填补相对位置较靠近位线160底部的气孔282。是以，本实施例的触点280内可包括部分暴露于表面的掺杂区281a，以及完全埋设于各触点280内的掺杂区282a，可具备更为提升的结构可靠度，以进一步提升各触点280的导电效果。本实施例的半导体装置200可透过各触点280与其上方设置的存储节点焊盘以及存储节点形成良好的电性连接，进而使得半导体装置200可具备更为优化的装置效能。

请参照图8所示，其绘示本发明第三实施例中半导体装置300之形成方法的步骤示意图。本实施例中半导体装置300前端的形成步骤大体上与前述第一实施例中的半导体装置100前端的形成步骤相同，如图1至图4所示，于此不在赘述。本实施例与前述第一实施例主要差异在于，额外于导电层180上方形成多个掩模图案390，再透过掩模图案390进行离子注入制作工艺P3。

细部来说，如图8所示，于导电层180上方形成多个掩模图案390，分别对位于下方的各位线160，再透过掩模图案390离子注入制作工艺P3。如此，即使在离子注入制作工艺P3使用相对较高的离子注入能量注入四价掺质，仍可透过掩模图案390保护下方的各位线160，以避免影响周围元件(如位线160)。此外，本实施例的方法系同样于导电层180内形成多个掺杂区381、382，其中，掺杂区381例如是形成在相对位置较靠近位线160顶部的地方，例如是位于两相邻位线160的盖层167之间，而掺杂区382例如是形成在相对位置较靠近位线160底部的地方，例如是位于两相邻位线160的阻障层163与半导体层161之间，但不以此为限。在一实施例中，掺杂区381、382例如包括硅、锗、硅锗、硅碳等材质，但不以此为限。而后，同样可进行回蚀刻制作工艺，形成触点，再于各所述触点上方形成存储节点焊盘以及存储节点，使得本实施例的半导体装置300亦可形成一动态随机存取存储器装置。

由此，即完成本发明第三实施例中的半导体装置300。根据本实施例的形成方法，系额外形成掩模图案390保护下方的各位线160，再透过掩模图案390进行离子注入制作工艺P3。在此操作下，同样可形成掺杂区381、382提升后续触点的结构可靠度以及导电性。如此，本实施例的半导体装置300同样可具备更为优化的装置效能。

整体来说，本发明系额外透过离子注入制作工艺诱使于触点内的原子重新排列而形成多个掺杂区，利用所述掺杂区可填补气孔(特别系形成位置较靠近位线底部的气孔)，以改善所述存储节点插塞的结构可靠性，进而提升触点的导电效果。其中，所述离子注入制作工艺可选择性地于导电层的回蚀刻制作工艺之前或之后进行操作，以便于所述导电层内注入四价掺质并在所述气孔或邻近所述气孔等异质介面或结构密度相对较小的地方形成所述掺杂区，以优化半导体装置的装置效能。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种半导体装置的形成方法，其特征在于，包括：

提供衬底；

于所述衬底上形成多条位线；

于所述衬底上形成多个触点，并与所述位线交替且分隔地设置；

于所述衬底上形成多个间隙壁结构，分别位于各所述位线的侧壁上并位在所述位线以及各所述触点之间；

进行沉积制作工艺，于所述衬底上形成导电层，填满相邻的所述间隙壁结构之间并覆盖所述位线上方，其中，所述导电层内包括多个气孔；以及

进行离子注入制作工艺，形成多个掺杂区以分别填满所述气孔。

2.根据权利要求1所述的半导体装置的形成方法，其特征在于，所述离子注入制作工艺包括提供四价掺质，系选自于由碳、硅以及锗组成的群组。

3.根据权利要求1所述的半导体装置的形成方法，其特征在于，所述气孔完全埋设于所述导电层内。

4.根据权利要求1所述的半导体装置的形成方法，其特征在于，所述掺杂区包括硅、锗、硅锗或硅碳。

5.根据权利要求1所述的半导体装置的形成方法，其特征在于，还包括：

于所述离子注入制作工艺后，进行回蚀刻制作工艺，部分移除所述导电层，形成触点。

6.根据权利要求5所述的半导体装置的形成方法，其特征在于，还包括：

进行所述回蚀刻制作工艺时，一并移除部分的所述掺杂区。

7.根据权利要求1所述的半导体装置的形成方法，其特征在于，还包括：

于所述离子注入制作工艺前，进行回蚀刻制作工艺，部分移除所述导电层，形成触点。

8.根据权利要求7所述的半导体装置的形成方法，其特征在于，于所述回蚀刻制作工艺进行后，至少部分的所述气孔自所述触点的表面暴露出来。

9.根据权利要求8所述的半导体装置的形成方法，其特征在于，部分的所述掺杂区部分暴露于所述触点的表面，部分的所述掺杂区完全埋设于所述触点内。

10.根据权利要求1所述的半导体装置的形成方法，其特征在于，还包括：

于所述衬底上形成多个掩模图案，位于各所述位线上；以及

透过所述掩模图案进行所述离子注入制作工艺。

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